專利名稱：：超低電平轉換電路的制作方法
技術領域：
：本發明通常涉及集成電路(IC)設計，尤其是電平(voltagelevel)轉換器的設計。
背景技術：
：在用于一個典型的IC芯片的深亞微米技術中，器件特征尺寸，如柵氧化層厚度和溝道長度，都大大降低。為了與這么小的形貌的器件一起工作，電源電壓必須降低，否則，柵氧化層可能會被擊穿和晶體管溝道可被貫穿(punchthrough)。例如，對于90納米技術，電源電壓為l.OV。然而，在系統級中，即IC芯片以外，電源電壓可能仍然是2.5V或3.3V。為了讓這種深亞微米IC芯片在高電壓系統中正常工作，必須采用電平轉換從而把外部高電壓信號轉換為相應的內部低電壓信號，并把內部的低電壓信號轉換為相應的外部高電壓信號。圖1是一個圖示了傳統的低到高的電平轉換器100的示意圖。電平轉換器100包括一對PM0S晶體管112和116，一對NM0S晶體管122和126，和反相器130。這些器件連接為一個交叉鎖存(cross-latch)方式。具體來說，PM0S晶體管112和NM0S晶體管122串行連接在外部電源VCCH和地電位VSS之間，PM0S晶體管116和NM0S晶體管126也這樣連接。PM0S晶體管112的柵極連接到PM0S晶體管的116和NM0S晶體管126共同的漏極。PM0S晶體管116的柵極連接到PM0S晶體管的112和NM0S晶體管122共同的漏極。輸入節點IN被連接到NM0S晶體管的122柵極，以及通過反相器130連接到NM0S晶體管126的柵極。輸出節點OUT連接到PM0S晶體管的116和NM0S晶體管126共同的漏極。本領域技術人員立即可以認識到，電平轉換器100從輸入IN和輸出OUT點看具有兩個串行連接的反相器的功能。舉例來說，當輸入節點IN是一個邏輯高，NM0S晶體管的122和116的PM0S晶體管將導通，和NM0S晶體管的126和112的PM0S晶體管將關斷，從而輸出節點OUT將在邏輯高。然而，輸入節點IN工作在介于VSS和VCCL之間的一個內部電壓，該電壓VCCL低于VCCH，而輸出節點OUT工作在介于VSS和VCCH之間的外部電壓。暴露于VCCH的PM0S晶體管112和116以及NM0S晶體管122和126，是具有厚柵氧化層的高電壓晶體管，等等。只暴露于VCCL的反相器130，是由具有薄柵氧化層的低電壓晶體管構成。適當的調整NM0S晶體管122和126的閾值電壓，電平轉換器100可獲得在VCCL/2左右的電壓轉變點。再次參考圖l，如同在一個普通的反相器，通過PMOS晶體管116和NM0S晶體管126的導通和關斷，輸出節點OUT實現了電平轉換。具體而言，假設在預先狀態，節點OUT是一個邏輯高，則PM0S晶體管116導通，而NM0S晶體管126關斷。在新的狀態，輸出節點OUT轉變為邏輯低，則PM0S晶體管116從導通轉到了關斷，并且NM0S晶體管從關斷轉到了導通。在轉變的期間，PM0S晶體管116和NM0S晶體管126都是導通的，并且其中一個晶體管對抗轉變。一個成功的轉變依賴于PM0S晶體管116和NM0S晶體管126之間強度的適當平衡。對于PM0S晶體管112和NM0S晶體管122也是一樣。在電平轉換器100，電壓節點IN和INB只能達到VCCL，這不能完全導通或強行關斷高壓NM0S晶體管的122或126。VCCL越低，NM0S晶體管的122或126就越弱，并且最終電平轉換器100將無法發生轉變。因此，NMOS晶體管122和126的弱的強度是限制可以運行的VCCL能低到什么程度的一個瓶頸。通常情況下，當VCCH約1.IV，傳統的電平轉換器100在0.65V的VCCL時可以工作。然而，一些先進的IC系統需要在VCCL低至0.4V時能夠正常操作，這由傳統電平轉換器100無法實現。因此，所需要的改進的電平轉換器，是可以克服圖1的NMOS晶體管122和126的弱點，可以在較低的VCCL運行。
發明內容本發明公開了用于具有內部超低電壓電源(VCCL)和外部高壓電源(VCCH)的集成電路系統內的電平轉換電路。據本發明的一方面，電平轉換電路包括第一和第二PMOS晶體管，每一個PMOS晶體管的源極連接到VCCH，第一PMOS晶體管的柵極被耦合到第二PMOS晶體管的漏極，以及第二PMOS晶體管的柵極被耦合到第一PMOS晶體管的漏極，第一NMOS晶體管的源極連接到地(VSS)和柵極連接到在VCCL和VSS之間搖擺的第一信號，并第一阻斷器件耦合在第一PMOS晶體管漏極和第一NMOS晶體管漏極之間，當第一信號是在靜態或從邏輯高到邏輯低的轉變中時第一阻斷器件被設定為在第一PMOS晶體管和第一NMOS晶體管的漏極之間傳導激活電流，當第一信號從邏輯低到邏輯高的轉變中時第一阻斷器件配置為關斷第一PMOS晶體管和第一NMOS晶體管漏極之間的激活電流。根據本發明的另一個方面，電平轉換電路包括第一NMOS晶體管，其源極接地(VSS)并且柵極連接到在VCCL和VSS之間搖擺的第一信號滯一和第二PMOS晶體管，第一PMOS晶體管的漏極和柵極分別被耦合到第一NMOS晶體管的漏極和第二PMOS晶體管的漏極，第二PMOS晶體管的柵極耦合到第一PMOS晶體管的漏極；第一阻斷器件，耦合在VCCH和第一PMOS晶體管的源極之間，當第一信號是在靜態或從邏輯高到邏輯低的轉變中的時候，第一阻斷器件被設定為傳導VCCH和第一PMOS晶體管的源極之間的激活電流，當第一信號是從邏輯低到邏輯高的轉變中的時候，第一阻斷器件被設定為關斷VCCH和第一PMOS晶體管的源極之間的激活電流；以及第二阻斷器件，耦合在VCCH和第二PMOS晶體管的源極之間，當第一信號是在靜態或從邏輯高到邏輯低的轉變中的時候，第二阻斷器件被設定為傳導VCCH和第二PMOS晶體管的源極之間的激活電流，當第一信號是在從邏輯低到邏輯高的轉變中的時候，第二阻斷器件被設定為關斷VCCH和第二PMOS晶體管的源極之間的激活電流。根據本發明另一個方面，電平轉換電路包括第一和第二PMOS晶體管，每一個晶體管的源極都連接到VCCH，第一PMOS晶體管的柵極被耦合到第二PMOS晶體管的漏極并且第二PMOS晶體管的柵極被耦合到第一PMOS晶體管的漏極；第一NMOS晶體管，其源極連接到VSS，其漏極耦合到第一PMOS晶體管的漏極以及柵極連接到在VCCL的VSS之間搖擺的第一信號；以及第一上拉器件，其耦合在VCCH和第一NMOS晶體管的漏極之間，當第一信號是在靜態或從邏輯低到邏輯高的轉變過程中，第一上拉器件被關斷，而當第一信號從邏輯高到邏輯低的轉換中時，第一個上拉器件被導通。當結合附圖閱讀下面的具體實施例的說明時，本發明的構建和操作方法及其附加的目的和優勢能得到最好的理解。附圖構成本說明書的一部分并被包含進來從而描繪某些方面的發明。通過參考示例，本發明所提供的本發明的、組件的以及系統運作的更清晰的概念將變得更加顯而易見，因此，圖中所示的實施例是非限制性的，其中相同的附圖標記(如果它們在一幅以上的視圖中)指示相同的元件。結合此處的說明并參照一幅或多個幅這些附圖，可以更好的理解本發明。圖1是一個說明傳統的低到高的電平轉換器的示意圖。圖2A及2B是根據本發明第一實施例說明具有上拉阻斷電路的低到高的電平轉換器的示意圖。圖3是圖2A中電平轉換器的一個實施方式的示意圖。圖4是根據本發明的第二實施例的具有附加上拉電路的低到高的電平轉換器的示意圖。圖5是圖4中低到高的電平轉換器的一個實施方式的示意圖。圖6是根據本發明第三實施例具有額外上拉電路的低到高的電平轉換器的示意圖。具體實施例方式正如
背景技術：
部分中所討論的，對圖1所示的常規電平轉換電路100中在VCCH和VCCL之間的電壓分割(split)的一個限制因素是，在轉變狀態期間NM0S晶體管122和126強度的缺乏。本發明描述了具有各種具有上拉平衡電路的電平轉換電路，從而PMOS晶體管和NMOS晶體管更平衡并且VCCH和VCCL可以有更大的分割(split)。圖2A及2B是根據本發明第一實施例說明具有上拉阻斷電路的低到高的電平轉換器200和220的示意圖。參考圖2A，除了阻斷電路202和阻斷電路206之外，電平轉換器200與圖1中的電平轉換器100是相同的，阻斷電路202被一個控制電路212控制并插入在PMOS晶體管112和NMOS晶體管122之間，阻斷電路206是由一個控制電路216控制并插入在PMOS晶體管116和NMOS晶體管126之間。阻斷電路202和206的功能是阻斷上拉路徑連接到一個在狀態轉變期間將被下拉到VSS的節點。舉例來說，當輸入節點IN從邏輯低到邏輯高轉變時，NMOS晶體管122是導通的，并且輸出B節點(OUTB)從邏輯高轉變到邏輯低。PM0S晶體管112是預先開啟保持節點0UTB在邏輯高。為了防止PM0S晶體管的112與下拉NMOS晶體管122的沖突，阻斷電路202關斷了PMOS晶體管112和節點OUTB之間的路徑，由此使NMOS晶體管122可以很容易地把節點OUTB下拉到VSS。與此同時，NMOS晶體管126是關斷的。節點OUT通過一個上拉PMOS晶體管116從邏輯低轉變到邏輯高。阻斷電路206仍然傳導。通過節點OUTB的電壓降低，PMOS晶體管的116被導通。同樣，當輸入節點IN從邏輯高轉變到邏輯低，阻斷電路202將繼續導通，并且阻斷電路206關斷，由此NMOS晶體管126可以很容易地把輸出節點OUT從邏輯高轉變到邏輯低。當狀態轉變完成后，電平轉換器200是在靜止狀態，阻斷電路202和206都是導通的電路，電平轉換器200功能上與圖1中電平轉換器100相同。參考圖2B，除了阻斷電路222和阻斷電路226之外，電平轉換器220與圖1中的電平轉換器100是相同的，阻斷電路222被一個控制電路232控制并插入在PMOS晶體管112和VCCH之間，阻斷電路226是由一個控制電路236控制并插入在PMOS晶體管116和VCCH之間。阻斷電路222和226的功能是阻斷一個在狀態轉變期間將被下拉到VSS的節點的上拉路徑，與圖2A中的阻斷電路202、206相同。本領域技術人員可以認識到，圖2B示出能夠實現圖2A中電平轉換器200相同的效果的用于插入上拉阻斷電路的可替換的位置。事實上，圖2B中阻斷電路222和226及相應的控制電路232和236和圖2A中阻斷電路202和206及相應的控制電路212和216可以分別用相同的電路來實現，SP，圖2B中的阻斷電路222可以與圖2A中的阻斷電路202相同，等等。圖3是圖2A中電平轉換器一個實施方式的示意圖。阻斷電路202是通過源極連接到PMOS晶體管112的漏極以及漏極連接到NMOS晶體管122的漏極的一個PMOS晶體管302來實現的。阻斷電路206是通過源極連接到PMOS晶體管116的漏極以及漏極連接到NMOS晶體管126的漏極的一個PMOS晶體管306來實現的。控制電路212是通過串連到阻斷PMOS晶體管302柵極的反相器314和一個NAND門312來實現的。NAND門312的兩個輸入分別被耦合到輸入節點IN和輸出B節點OUTB。控制電路216是通過串連到阻斷PMOS晶體管306柵極的反相器318和一個NAND門316來實現的。NAND門316的兩個輸入分別被耦合到輸入B節點(INB)和輸出節點(OUT)。眾所周知，在控制電路212和216有一個如下面的真值表1所述的邏輯功能。<table>tableseeoriginaldocumentpage7</column></row><table>表1這里的"耦合"是指直接連接或通過另一組件連接，但其中所增加的另一個組件支持該電路功能。其中NAND門312和反相器314、NAND門316和反相器318屬于VCCH。再看圖3，在節點IN從邏輯低轉變到邏輯高的開始點(onset)，節點IN和OUTB都處于邏輯高。控制電路212輸出邏輯高，其關斷了阻斷PMOS晶體管302，由此NMOS晶體管122可以更容易下拉節點OUTB，而不和PMOS晶體管112上拉沖突。此外，在節點IN從邏輯低轉變到邏輯高的開始點，節點INB和OUT都處于邏輯低。控制電路216輸出邏輯低，其導通阻斷PMOS晶體管306從而允許PMOS晶體管116上拉節點0UT。同樣，在節點IN從邏輯高轉變到邏輯低的開始點，阻斷PMOS晶體管302是導通的并且阻斷PMOS晶體管306是關斷的。由PMOS晶體管116引起的上拉被阻斷，由此使節點OUT可以更容易地通過NMOS晶體管126下拉到VSS。再看圖3，在一定周期之后，節點轉變進入靜止狀態。在靜止狀態，節點IN和OUTB總是互補，節點INB和OUT也是一樣。因此，控制電路212和216總是輸出邏輯低，從而在靜止狀態分別導通阻斷PM0S晶體管302和306。在這種情況下，阻斷PMOS晶體管302和306是導通的，并且電平轉換器200功能與圖1電平轉換器100相同。圖4是根據本發明的第二實施例的具有附加上拉電路402和406的低到高的電平轉換器400的示意圖。除了上拉電路402和上拉電路406之外，電平轉換器400與圖1中的電平轉換器100是相同的，上拉電路402被一個控制電路412控制并且連接在VCCH和節點OUT之間，與PMOS晶體管112并聯；上拉電路406是由一個控制電路416控制并連接在VCCH和節點OUT之間，與PMOS晶體管116并聯。在靜態期間上拉電路402和406被關斷，電平轉換器400功能與圖1的電平轉換器100完全一樣的。在轉變狀態期間，上拉電路402和406是導通的，對需要上拉到VCCH的節點提供更多的上拉能力，而其他上拉電路402或406保持關斷從而允許其他節點下拉到VSS。具體地說，當節點IN從邏輯低轉變到邏輯高，節點OUTB需要被下拉到VSS，以及節點OUT需要被上拉到VCCH。然后控制電路412關斷上拉電路402;并且控制電路416開啟上拉電路406。在此轉變期間內，PMOS晶體管112是通過節點OUT從導通到關斷；PMOS晶體管116是從關斷到導通。由于增加了上拉電路406，節點OUT可以更容易上拉到VCCH。同樣，當在節點IN從邏輯高轉變到邏輯低的期間，節點OUTB需要上拉到VCCH，以及節點OUT需要下拉到VSS。上拉電路402將導通從而協助上拉節點OUTB。上拉電路406將繼續關斷不干擾節點OUT的下拉。圖5是圖4中低到高的電平轉換器400的一個實施方式的示意圖。上拉電路402是通過源極連接到VCCH以及漏極連接到節點OUTB的一個PMOS晶體管502來實現的。上拉電路406是通過源極連接到VCCH以及漏極連接到節點OUT的一個PMOS晶體管506來實現的。控制電路412是通過具有連接到上拉PMOS晶體管502柵極的輸出端的一個NAND門512來實現的。NAND門512的兩個輸入分別被耦合到節點INB和OUT。控制電路416是通過一個具有連接到上拉PMOS晶體管506的柵極的NAND門516來實現的。NAND門516的兩個輸入分別被耦合到節點IN和OUTB。眾所周知，在控制電路412和416有一個如下面的真值表2所述的邏輯功能。其中NAND門512和516屬于VCCH。<table>tableseeoriginaldocumentpage8</column></row><table>表2再看圖5，在節點從邏輯低到邏輯高的轉變的起始點(onset)，節點INB和OUT都處于邏輯低。控制電路412輸出邏輯高，其關斷上拉PM0S晶體管502，因此，NMOS晶體管122下拉節點OUTB通常只與PMOS晶體管112的上拉發生沖突。在節點IN從邏輯低到邏輯高的轉變的起始點，節點INB和OUT都處于邏輯高。控制電路416輸出邏輯低，這樣導通了上拉PMOS晶體管506上拉節點OUT到VCCH。在PMOS晶體管116通過下拉的節點OUTB導通。在PMOS晶體管506的輔助下，節點OUT將更加有力地上拉到VCCH。因此狀態轉變將變得更加容易。同樣，在節點IN從邏輯高到邏輯低的轉變起始點，上拉PMOS晶體管502導通和上拉PMOS晶體管506關斷。經由PMOS晶體管112的上拉作用被上拉PMOS晶體管502增強，更容易地使節點OUTB上拉到VCCH以及節點OUT下拉到的VSS。再看圖5，在一定周期之后，將節點轉入靜態。在靜態，節點INB和OUT總是互補，節點IN和OUTB也是互補。因此，控制電路412和416總是輸出邏輯高，從而在靜態分別關斷上拉PMOS晶體管502和506。在這種情況下，PMOS晶體管502和506關斷，電平轉換器500與圖1中的電平轉換器100功能相同。圖6是根據本發明第三實施例具有額外的上拉電路402和406的低到高的電平轉換器600的示意圖。除了插入PMOS晶體管112和NMOS晶體管122之間的PMOS晶體管612以及插入PMOS晶體管116和NMOS晶體管126之間的PMOS晶體管是616之夕卜，電平轉換器600與電平轉換器400是相同的。PMOS晶體管612的源極、漏極和柵極分別連接到PMOS晶體管112的漏極、節點OUTB和節點IN。PMOS晶體管616的源極、漏極和柵極分別連接到PMOS晶體管116的漏極、節點OUT和節點INB。在圖4中，該節點OUTB是節點IN經由NMOS晶體管122的反相，和節點OUT是節點INB經由NMOS晶體管126的反相。在圖6中，節點OUTB是IN節點經由PMOS晶體管612和NMOS晶體管122組成的反相器的反相；節點OUT是節點INB經由PMOS晶體管616和NMOS晶體管126組成的反相器的反相。顯然，圖6中的電平轉換器600與圖4中的電平轉換器400功能相同。雖然目前所公開的內容中僅僅討論了根據本發明的實施例的電平轉換器的電路結構和工作機制，本領域技術人員可以認識到，當選擇用于電平轉換器的晶體管時，其電壓容差需要得到適當的確定。當一個晶體管暴露在VCCH，它必須是一個高電壓晶體管。當一個晶體管只暴露在VCCL，它可以是一個低電壓晶體管。上文提供了本發明的許多不同的實施例或實現不同功能的實施例。描述了具體組件和流程從而幫助澄清該發明。這些，當然，僅僅是實施例，而不是為了企圖限制在權利要求書中描述的該發明。雖然本發明已在一個或多個具體例子的實施中被闡述和描述，但不企圖只限于所示的這些細節，因為不離開本發明的精神以及不離開權利要求的范圍，可以做出各種修改和結構變化。因此，可以理解，所附的權利要求應該以該發明的范圍一致的方式被廣泛地解釋，正如所附的權利要求闡明的。權利要求一種用于具有內部低電壓電源(VCCL)和外部高壓電源(VCCH)的集成電路系統的電平轉換電路，該電平轉換電路包括第一和第二PMOS晶體管，每一個PMOS晶體管的源極連接到VCCH，第一PMOS晶體管的柵極被耦合到第二PMOS晶體管的漏極，以及第二PMOS晶體管的柵極被耦合到第一PMOS晶體管的漏極；第一NMOS晶體管，其源極連接到地電位(VSS)，其柵極連接到在VCCL和VSS之間搖擺的第一信號；以及第一阻斷器件，耦合在第一PMOS晶體管的漏極和第一NMOS晶體管的漏極之間，當第一信號是在靜態或在從邏輯高到邏輯低的轉變中時，第一阻斷器件被設定為在第一PMOS晶體管和第一NMOS晶體管的漏極之間傳導激活電流；當第一信號在從邏輯低到邏輯高的轉變中時，第一阻斷器件配置為關斷第一PMOS晶體管和第一NMOS晶體管漏極之間的激活電流。2.如權利要求1所述的電平轉換電路，其中第一阻斷器件是高壓PMOS晶體管，其源極連接到第一PMOS晶體管的漏極，并且其漏極連接到第一NMOS晶體管的漏極。3.如權利要求l所述的電平轉換電路，還包括第二NMOS晶體管，其源極連接到VSS并且其柵極連接到與第一信號互補的第二信號，該第二信號在VCCL和VSS之間搖擺；以及第二阻斷器件，耦合在第二PMOS晶體管漏極和第二NMOS晶體管漏極之間，當第二信號是在靜態或在從邏輯高到邏輯低的轉變中時，該第二阻斷器件被設定為在第二PMOS晶體管和第二NMOS晶體管的漏極之間傳導激活電流；當第二信號在從邏輯低到邏輯高的轉變中時，第二阻斷器件配置為關斷第二PMOS晶體管和第二NMOS晶體管漏極之間的激活電流。4.如權利要求3所述的電平轉換電路，其中第二阻斷器件是一個高壓PM0S晶體管，其源極連接到第二PMOS晶體管漏極并且其漏極連接到第二NMOS晶體管的漏極。5.—種用于具有內部低電壓電源(VCCL)和外部高壓電源(VCCH)的集成電路系統的電平轉換電路，該電平轉換電路包括第一NMOS晶體管，其源極接地(VSS)并且柵極連接到在VCCL和VSS之間搖擺的第一信號；第一和第二PMOS晶體管，第一PMOS晶體管的漏極和柵極分別被耦合到第一NMOS晶體管的漏極和第二PMOS晶體管的漏極，第二PMOS晶體管的柵極耦合到第一PMOS晶體管的漏極；第一阻斷器件，耦合在VCCH和第一PMOS晶體管的源極之間，當第一信號是在靜態或從邏輯高到邏輯低轉變中的時候，第一阻斷器件被設定為傳導VCCH和第一PMOS晶體管的源極之間的激活電流；當第一信號是從邏輯低到邏輯高轉變的時候，第一阻斷器件被設定為關斷VCCH和第一PMOS晶體管的源極之間的激活電流；以及第二阻斷器件耦合在VCCH和第二PMOS晶體管的源極之間，當第一信號是在靜態或從邏輯高到邏輯低的轉變中的時候，第二阻斷器件被設定為傳導VCCH和第二PMOS晶體管的源極之間的激活電流；當第一信號是從邏輯低到邏輯高的轉變中的時候，第二阻斷器件被設定為關斷VCCH和第二PMOS晶體管的源極之間的激活電流。6.如權利要求5所述的電平轉換電路，其中第一和第二阻斷器件都是高壓PMOS晶體管，每一個高壓PM0S晶體管的源極都連接到VCCH，并且第一阻斷PMOS晶體管的漏極連接到第一PMOS晶體管的源極，并且第二阻斷PMOS晶體管的漏極連接到第二PMOS晶體管的源極。7.如權利要求5所述的電平轉換電路，還包括第二NMOS晶體管，其源極連接到VSS，漏極連接到第二PMOS晶體管的漏極，并且柵極連接到與第一信號互補的第二信號，該第二信號在VCCL和VSS之間搖擺。8.—種用于具有內部低電壓電源(VCCL)和外部高壓電源(VCCH)的集成電路系統的電平轉換電路，該電平轉換電路包括第一和第二PMOS晶體管，其中每一個晶體管的源極都連接到VCCH，第一PMOS晶體管的柵極被耦合到第二PMOS晶體管的漏極，并且第二PMOS晶體管的柵極被耦合到第一PMOS晶體管的漏極；第一NMOS晶體管，其源極連接到地(VSS)，其漏極耦合到第一PMOS晶體管的漏極以及柵極連接到在VCCL的VSS之間搖擺的第一信號；以及第一上拉器件，其耦合在VCCH和第一NMOS晶體管的漏極之間，當第一信號是在靜止狀態或從邏輯低到邏輯高的轉變過程中，第一上拉器件被關斷，而當第一信號從邏輯高到邏輯低的轉變中時，第一上拉器件被導通。9.如權利要求1、5或8中任意一項所述的電平轉換電路，其中該第一和第二PMOS晶體管以及該第一NMOS晶體管是高壓晶體管。10.如權利要求8所述的電平轉換電路，其中第一上拉器件是高壓PM0S晶體管，其源極連接到VCCH并且其漏極連接到第一NMOS晶體管的漏極。11.如權利要求8所述的電平轉換電路，還包括第三PM0S晶體管，其源極、漏極和柵極分別連接到第一PMOS晶體管的漏極、第一NMOS晶體管的漏極以及第一信號，優選地該第三NMOS晶體管是高壓晶體管。12.如權利要求8所述的電平轉換電路，還包括第二NMOS晶體管，其源極接地，其柵極連接到與第一信號互補的第二信號，該第二信號在VCCL和VSS之間搖擺；以及第二上拉器件，其耦合在VCCH和第二NMOS晶體管的漏極之間，當第二信號是在靜止狀態或從邏輯低到邏輯高的轉變過程中，第二上拉器件被關斷，而當第二信號從邏輯高到邏輯低的轉變中時，第二上拉器件被導通。13.如權利要求3、7或12中任意一項所述的電平轉換電路，其中第二NM0S晶體管是高壓晶體管。14.如權利要求12所述的電平轉換電路，其中第二上拉器件是高壓PMOS晶體管，其源極連接到VCCH并且其漏極連接到第二NMOS晶體管的漏極。15.如權利要求12所述的電平轉換電路，還包括第四PM0S晶體管，其源極、漏極和柵極分別連接到第二PMOS晶體管的漏極、第二NMOS晶體管的漏極以及第二信號。全文摘要本發明公開了用于具有內部低電壓電源(VCCL)和外部高壓電源(VCCH)的集成電路系統內的電平轉換電路，該電平轉換電路包括連接到VCCH的一對交叉耦合的PMOS晶體管，源極連接到地電位(VSS)和柵極連接到在VCCL和VSS之間搖擺的第一信號的NMOS晶體管，以及耦合在第一PMOS晶體管的漏極和第一NMOS晶體管的漏極之間的第一阻斷器件，當第一信號是在靜止狀態或在從邏輯高到一個邏輯低的轉變中時，第一阻斷器件被設定為在第一PMOS晶體管和第一NMOS晶體管的漏極之間傳導激活電流，當第一信號從邏輯低到邏輯高的轉變時第一次阻斷器件配置為關斷第一PMOS晶體管和第一NMOS晶體管漏極之間的激活電流。文檔編號H03K19/0185GK101741376SQ20091020914公開日2010年6月16日申請日期2009年10月28日優先權日2008年11月18日發明者吳瑞仁,周紹禹,陳炎輝申請人:臺灣積體電路制造股份有限公司