專利名稱：延遲鎖定環電路及其更新方法與該電路中的更新控制裝置的制作方法
技術領域：
本發明總體涉及半導體集成電路(IC，"integrated circuits")，并尤其涉及半導 體IC中的延遲鎖定環(DLL, "delay locked loop")電路。
背景技術：
包括在半導體IC裝置中的現有DLL電路被用來供應內部時鐘信號，該內部時鐘信 號的相位比通過轉換外部時鐘信號而取得的參考時鐘信號的相位早預定時間。當在半導體 IC中使用的內部時鐘信號通過時鐘緩沖器及傳輸線來延遲以具有相對于外部時鐘信號的 相位差時，DLL電路被用來解決因為輸出數據存取時間拉長而造成的問題。DLL電路將內部 時鐘信號的相位控制在比外部時鐘信號的相位早預定時間，以便增加有效數據輸出間隔。
現有的DLL電路包括時鐘輸入緩沖器、延遲線、移位寄存器、時鐘驅動器、復制物 延遲器、相位檢測器及更新控制裝置。相位檢測器比較自時鐘輸入緩沖器輸出的參考時鐘 信號的相位和自復制物延遲器輸出的反饋時鐘信號的相位。更新控制裝置把相位檢測器的 相位比較結果傳送至移位寄存器。當裝置的速度增加時，相位比較檢測結果的變化增加，且 可能發生不正常的操作。更新控制裝置被提供用來防止不正常的操作。更新控制裝置累積 相位比較結果值。當已累積的值達到預定值時，更新控制裝置控制由移位寄存器供應至延 遲線來更新的延遲值。 現有的更新控制裝置使用低通濾波器來實現。即，當相位比較檢測值把相同值保 持預定數量的周期時，更新控制裝置產生并傳送更新控制信號至移位寄存器。然而，此更新 控制裝置具有復雜的更新條件。例如當更新控制裝置響應于三個連續的相位比較檢測結 果值而動作時，更新控制裝置可相對(O，O，O)或(l，l，l)值來產生正常更新控制信號，但當 (O，O，l)值重復時，不能產生更新控制信號。其后，使用更新控制裝置的更新操作是無效的， 且具有以上更新控制裝置的DLL電路是受限的，因為更新控制裝置不能精確地控制內部時 鐘信號的相位。
發明內容
本發明的實施例包括即使是在相位比較檢測結果值不規則變化期間仍能夠更精 確地控制內部時鐘信號的相位的延遲鎖定環(DLL)電路、在DLL電路中的更新控制裝置及 DLL電路的更新方法。 根據本發明的一個實施例，延遲鎖定環(DLL)電路包括相位檢測單元，配置成比 較參考時鐘信號的相位與反饋時鐘信號的相位以產生相位檢測信號；更新控制裝置，配置 成響應于參考時鐘信號、通過判定相位檢測信號的第一邏輯值的數目與第二邏輯值的數目 之間的差異來產生有效間隔信號及產生更新控制信號；及移位寄存器，配置成當使能有效 間隔信號時，根據更新控制信號來更新供應至延遲線的延遲值。 根據本發明的另一實施例，在DLL電路中的更新控制裝置包括切換部分，配置成 根據相位檢測信號選擇性地輸出參考時鐘信號作為第一計數控制時鐘信號及第二計數控制時鐘信號之一 ；第一計數部分，配置成響應于第一計數控制時鐘信號而執行計數操作并 產生具有一位或更多位的第一計數信號；第二計數部分，配置成響應于第二計數控制時鐘 信號而執行計數操作并產生具有一位或更多位的第二計數信號；及更新控制部分，配置成 比較第一計數信號的一位或更多位的位的邏輯值及第二計數信號的一位或更多位的位的 邏輯值，并根據比較的邏輯值與相位檢測信號來產生更新控制信號。 根據本發明的再一實施例，DLL電路的更新方法包括通過比較參考時鐘信號的 相位與反饋時鐘信號的相位來產生相位檢測信號；當相位檢測信號的邏輯值具有第一邏輯 值的次數與相位檢測信號的邏輯值具有第二邏輯值的次數之間的差異等于或超過預定數 時，使能有效間隔信號；響應于有效間隔信號，更新延遲線供應至參考時鐘信號的延遲值； 及當完成延遲值的更新時，將有效間隔信號禁止。 DLL電路、DLL電路中的更新控制裝置及DLL電路的更新方法判定相位比較檢測結 果值的數目的差異，并使用該結果作為更新條件，以通過放寬更新條件來執行更有效的更 新。進一步地，DLL電路、DLL電路中的更新控制裝置及DLL電路的更新方法通過判定
相位比較檢測結果值的邏輯值的數目的差異來控制更新，從而即使在相位比較檢測結果值
不規則變化的情況下也更精確地控制內部時鐘信號的相位。 以下在章節"具體實施方式
"中描述這些及其它特征、方面及實施例。
在此結合附圖描述特征、方面及實施例，其中 圖1是示出根據本發明一個實施例的示例性DLL電路的方塊圖； 圖2是根據本發明的一個實施例的配置圖，其示出圖1所示的示例性更新控制裝
置；及 圖3是根據本發明的一個實施例的配置圖，其示出圖2所示的示例性更新控制部 分。
具體實施例方式
圖1是根據一個實施例的示例性DLL電路的方塊圖。 如圖1所示，根據本發明的一個實施例的DLL電路可包括時鐘輸入緩沖器10、延遲 線20、時鐘驅動器30、延遲補償單元40、相位檢測單元50、更新控制裝置60及移位寄存器 70。 根據圖1所示的本發明的實施例，時鐘輸入緩沖器IO通過緩沖外部時鐘信號 'clk_ext'來產生參考時鐘信號'clk_ref'。延遲線20通過響應于延遲控制信號'dlcnt' 而延遲參考時鐘信號'clk_ref'來產生延遲時鐘信號'clk_dly'。時鐘驅動器30通過驅動 延遲時鐘信號'clk—dly'來產生內部時鐘信號'clk」nt'。延遲補償單元40通過按延遲值 把延遲時鐘信號'clk_dly'延遲來產生反饋時鐘信號'clk—fb'，該延遲值是通過模擬由在 延遲時鐘信號'clk_dly'的輸出路徑上設置的延遲元件所產生的延遲值來取得的。
如圖1所示，相位檢測單元50可通過比較反饋時鐘信號'clk_fb'的相位與參考 時鐘信號'clk_ref'的相位來產生相位檢測信號'phdet'。更新控制裝置60判定相位檢測信號'Phdet'的第一邏輯值的數目與第二邏輯值的數目之間的差異(即，邏輯值'0'與 邏輯值'1'的數目間的差異)，以便響應于參考時鐘信號'clk_ref'而產生有效間隔信號 'vlitv'及更新控制信號'upcnt'。當使能有效間隔信號'vlitv'時，移位寄存器70響應 于更新控制信號'upcnt'而更新延遲控制信號'dlcnt'的邏輯值。 根據圖1所示的本發明的實施例，相位檢測單元50可通過檢測在參考時鐘信號 'clk_ref'的上升沿時的反饋時鐘信號'clk—fb'的電平來產生相位檢測信號'phdet'。因 此，相位檢測信號'phdet'以與參考時鐘信號'clk_ref'相同的頻率被更新。
其后，更新控制裝置60判定在參考時鐘信號'clk_ref'的每一上升沿時的相位 檢測信號'Phdet'的邏輯值，并計算相位檢測信號'phdet'的第一邏輯值的數目與第二 邏輯值的數目之間的差異。當第一邏輯值的數目超過第二邏輯值的數目預定數時，或者當 第二邏輯值的數目超過第一邏輯值的數目預定數時，更新控制裝置60使能有效間隔信號 'vlitv'。進一步地，在這種情況下，更新控制裝置60輸出相位檢測信號'phdet'作為更新 控制信號'upcnt'。 例如假設用來使能有效間隔信號'vlitv'的、在相位檢測信號'phdet'的第一邏 輯值的數目與第二邏輯值的數目之間的差異設定為16，則一旦第一邏輯值的數目超出第二 邏輯值的數目16時，更新控制裝置60使能有效間隔信號'vlitv'。進一步地，由于相位檢 測信號'Phdet'的邏輯值在有效間隔信號'vlitv'被使能時為第一邏輯值，所以更新控制 裝置60傳送具有第一邏輯值的相位檢測信號'phdet'至移位寄存器70，作為更新控制信號 'upcnt'。 當有效間隔信號'vlitv'被使能時，移位寄存器70可響應于所傳送的更新控制
信號'upcnt'而改變延遲控制信號'dlcnt'的邏輯值。移位寄存器70完成延遲控制信號
'dlcnt'的邏輯值的改變后，接著使能更新標志信號'upflg'。由此，本領域內的技術人員
應了解在半導體IC中的預定電路組件完成預定操作并使能標志信號。 更新控制裝置60響應于更新標志信號'upflg'的使能而將有效間隔信號'vlitv'
禁止。在將有效間隔信號'vlitv'禁止后，移位寄存器70不受更新控制信號'upcnt'的影響。 圖2是根據本發明的一個實施例的配置圖，其顯示圖1的示例性更新控制裝置。
如圖2所示，根據本發明的實施例，更新控制裝置60可包括切換部分610、第一 計數部分620、第二計數部分630及更新控制部分640。 切換部分610響應于輸入于此的相位檢測信號'phdet'而選擇性地輸出參考時鐘 信號'clk—ref'，作為第一計數控制時鐘信號'clk_Cntl'和第二計數控制時鐘信號'clk_ cnt2'之一。第一計數部分620可通過響應于第一計數控制時鐘信號'clk—cntl'而執行計 數操作來產生n位第一計數信號'cntl〈l:n〉'，其中'n'是自然數。第二計數部分630可 通過響應于第二計數控制時鐘信號'clk_cnt2'而執行計數操作來產生n位第二計數信號 'cnt2〈l:n〉'。更新控制部分640在n位第一計數信號'cntl〈l:n〉'與n位第二計數信號 'cnt2〈l:n〉'之間比較每位的邏輯值，并響應于邏輯值的比較結果和相位檢測信號'phdet' 而產生有效間隔信號'vlitv'及更新控制信號'upcnt'。 切換部分610根據相位檢測信號'phdet'的邏輯值來輸出參考時鐘信號'clk_ ref'作為第一計數控制時鐘信號'clk_cntl'和第二計數控制時鐘信號'clk_cnt2'之一。即，例如當相位檢測信號'Phdet'具有第一邏輯值時，切換部分610可激活第一計數控制 時鐘信號'clk—cntl'，且當相位檢測信號'phdet'具有第二邏輯值時，切換部分610可激活 第二計數控制時鐘信號'clk_cnt2'。 當激活第一計數控制時鐘信號'clk_Cntl'時，第一計數部分620可通過執行向上 計數(即，增量)操作來增加n位第一計數信號'cntl〈l:n〉'的邏輯值。當激活第二計數 控制時鐘信號'clk_cnt2'時，第二計數部分630可通過執行向上計數(增量)操作來增加 n位第二計數信號'cnt2〈l:n〉'的邏輯值。因此，第一計數部分620和第二計數部分630的 每一個都通過使用向上計數器(即，漸增地增加值的計數器)來實施。向上計數器在被激 活時每次增加邏輯值'1'。當向上計數器在邏輯值達到最大值后將邏輯值增加'1'時，向上 計數器配置成在將輸出值轉換成最小值后再次連續地執行計數操作。
在此，n位第一計數信號'cntl〈l:n〉'及n位第二計數信號'cnt2〈l:n〉'優選初始 設定為彼此不同的值。例如當位數'n'為5時，n位第一計數信號'cntl〈l:n〉'初始可設 定在(l，O，O，O，O)且n位第二計數信號'cnt2〈l:n〉'初始可設定在(0，0，0，0，0)。更新控制 部分640判定n位第一計數信號'cntl〈l:n〉'的邏輯值與n位第二計數信號'cnt2〈l:n〉' 的邏輯值是否彼此相等。當第一計數信號'cntl〈l:n〉'和第二計數信號'cnt2〈l:n〉'具有 相等的邏輯值時，意味著第一計數部分620和第二計數部分630中的一個已經比另一個多 執行了 16次向上計數操作。因此，在此時，更新控制部分640使能有效間隔信號'vlitv'。 應了解，盡管用來使能有效間隔信號'vlitv'的、在相位檢測信號'phdet'的第一邏輯值的 數目與第二邏輯值的數目之間的差異被設定為16，但是本發明不限于此種方式，將數目設 定在16僅作示例之用。 更新控制部分640通過使用參考時鐘信號'clk_ref'來閂鎖相位檢測信號 'phdet'。當第一計數信號'cntl〈l:n〉'和第二計數信號'cnt2〈l:n〉'的每一個經判定為 具有相同邏輯值時，更新控制部分640輸出閂鎖的相位檢測信號'phdet'作為更新控制信 號'upcnt'。由于輸入至更新控制部分640中的相位檢測信號'phdet'的最后值使得第一 計數信號'cntl〈l:n〉'與第二計數信號'cnt2〈1 :n〉'的邏輯值相等，因此顯然，相位檢測信 號'phdet'此時的邏輯值比其它邏輯值多輸入16次。 其后，更新控制部分640響應于自移位寄存器70傳送的更新標志信號'upf lg'而 將有效間隔信號'vlitv'禁止。 圖3是根據本發明的一個實施例的配置圖，其示出了圖2所示的示例性更新控制 部分。 如圖3所示，根據本發明的實施例，更新控制部分640可包括邏輯值判定部642、 第一閂鎖部644及第二閂鎖部646。 根據如圖3所示的本發明的一個實施例，邏輯值判定部642通過在n位第一計數 信號'cntl〈l:n〉'與n位第二計數信號'cnt2〈l:n〉'之間比較每位的邏輯值來產生邏輯值 判定信號'lvdtg，。邏輯值判定部642可包括n個異或門XNR1至XNRn、與非(NAND)門ND 及反相器IV。 n個異或門XNR1至XNRn中的每一個接收n位第一計數信號'cntl〈l:n〉'的一位 及n位第二計數信號'cnt2〈1 :n〉'的對應位。NAND門ND接收n個異或門XNR1至XNRn中 每一個的輸出信號。根據本發明的一個實施例，反相器IV接收NAND門ND的輸出信號并輸出邏輯值判定信號'lvdtg'。 第一閂鎖部644可響應于參考時鐘信號'clk_ref'而閂鎖相位檢測信號'phdet'，并可以響應于邏輯值判定信號'lvdtg'而再閂鎖已閂鎖的相位檢測信號'phdet'，以輸出更新控制信號'upcnt'。如圖3所示，第一閂鎖部644可包括第一觸發器(flip-flop)FF1及第二觸發器FF2。 根據圖3所示的本發明的實施例，第一觸發器FFl響應于參考時鐘信號'clk—ref'而閂鎖相位檢測信號'phdet'，且第二觸發器FF2響應于邏輯值判定信號'lvdtg'而閂鎖第一觸發器FF1的輸出信號，以輸出更新控制信號'upcnt'。 如圖3所示，第二閂鎖部646可以響應于邏輯值判定信號'lvdtg'而閂鎖外部供應電壓VDD來輸出有效間隔信號'vlitv'。第二閂鎖部646可包括第三觸發器FF3，其響應于更新標志信號'upflg'而復位，第三觸發器FF3響應于邏輯值判定信號'lvdtg'而閂鎖外部供應電壓VDD來輸出有效間隔信號'vlitv'。 根據圖3所示的配置，當n位第一計數信號'cntl〈1 :n〉'和n位第二計數信號'cnt2〈l:n〉'具有彼此相同的邏輯值時，邏輯值判定信號'lvdtg'被使能。當n位第一計數信號'cntl〈l:n〉'和n位第二計數信號'cnt2〈l:n〉'具有相同的邏輯值時，第一閂鎖部644的第二觸發器FF2再閂鎖已閂鎖在第一觸發器FF1中的相位檢測信號'phdet'，并輸出更新控制信號'upcnt'。進一步地，第二閂鎖部646的第三觸發器FF3可通過閂鎖外部供應電壓VDD來使能有效間隔信號'vlitv'。其后，當更新標志信號'upflg'被使能時，第三觸發器FF3復位并將有效間隔信號'vlitv'禁止。 如上所述，根據本發明的實施例，DLL電路中的更新控制裝置配置成判定相位檢測信號具有第一邏輯值的次數和相位檢測信號具有第二邏輯值的次數中的任一個是否超出另一個，且當兩個邏輯值之間的差異達到預定閾值時，使能有效間隔信號及更新控制信號。通過此方法，通過累積相位比較結果值并使用該比較結果值來執行更新，根據本發明的一個實施例的DLL電路以相比相關技術而言顯著寬松的更新條件來操作。因而，本發明的DLL電路執行更有效的更新并更精確地控制內部時鐘信號的相位。 盡管以上已描述某些實施例，但是本領域技術人員應了解所描述的實施例僅作為
范例之用。因此，在此描述的裝置不應受限于所描述的實施例。而是，在此描述的裝置應僅
受限于在結合以上說明及附圖時的所附權利要求。主要元件符號說明
10時鐘輸入緩沖器 20延遲線 30時鐘驅動器 40延遲補償單元 50相位檢測單元 60更新控制裝置 70移位寄存器 610切換部分 620第一計數部分 630第二計數部分
640更新控制部分 642邏輯值判定部 644第一閂鎖部 646第二閂鎖部。
權利要求
一種延遲鎖定環電路，包括相位檢測單元，配置成比較參考時鐘信號的相位與反饋時鐘信號的相位，以便產生相位檢測信號；更新控制裝置，配置成響應于參考時鐘信號、通過判定相位檢測信號的第一邏輯值的數目與第二邏輯值的數目之間的差異來產生有效間隔信號及產生更新控制信號；及移位寄存器，配置成當有效間隔信號被使能時根據更新控制信號來更新供應至延遲線的延遲值。
2. 權利要求l的延遲鎖定環電路，其中更新控制裝置配置成判定參考時鐘信號的每一 周期中相位檢測信號的邏輯值，并且當第一邏輯值的數目和第二邏輯值的數目中的一個相 比另一個超出預定數時使能有效間隔信號，以便輸出相位檢測信號作為更新控制信號。
3. 如權利要求1或2的延遲鎖定環電路，其中移位寄存器配置成當有效間隔信號被使 能時響應于更新控制信號而更新延遲值，并在完成更新后使能更新標志信號。
4. 如權利要求3的延遲鎖定環電路，其中更新控制裝置配置成當更新標志信號被使能 時將有效間隔信號禁止。
5. 如權利要求4的延遲鎖定環電路，其中更新控制裝置包括切換部分，配置成根據相位檢測信號來選擇性地輸出參考時鐘信號作為第一計數控制 時鐘信號和第二計數控制時鐘信號之一；第一計數部分，配置成響應于第一計數控制時鐘信號而執行計數操作，并產生具有一 位或更多位的第一計數信號；第二計數部分，配置成響應于第二計數控制時鐘信號而執行計數操作，并產生具有一 位或更多位的第二計數信號；以及更新控制部分，配置成比較第一計數信號的所述一位或更多位的位的邏輯值與第二計 數信號的所述一位或更多位的位的邏輯值，響應于比較的邏輯值和相位檢測信號來產生有 效間隔信號及更新控制信號，以及當更新標志信號被使能時將有效間隔信號禁止。
6. 如權利要求5的延遲鎖定環電路，其中第一計數部分及第二計數部分的每一個包括 向上計數器，且第一計數信號及第二計數信號初始設定成不同值。
7. 如權利要求5的延遲鎖定環電路，其中更新控制部分配置成響應于參考時鐘信號而 閂鎖相位檢測信號，當第一計數信號的邏輯值與第二計數信號的邏輯值經判定為彼此相等 時使能有效間隔信號，并輸出已閂鎖的相位檢測信號作為更新控制信號。
8. 如權利要求7的延遲鎖定環電路，其中更新控制部分包括邏輯值判定部，配置成通過比較第一計數信號和第二計數信號中每一個的所述一位或 更多位的每位的邏輯值來產生邏輯值判定信號；第一閂鎖部，配置成響應于參考時鐘信號而閂鎖相位檢測信號，并響應于邏輯值判定 信號而再閂鎖已閂鎖的相位檢測信號，以便輸出更新控制信號；及第二閂鎖部，配置成響應于邏輯值判定信號而閂鎖外部供應電壓以便輸出有效間隔信 號，并響應于更新標志信號而將有效間隔信號禁止。
9. 如權利要求1的延遲鎖定環電路，還包括時鐘輸入緩沖器，配置成緩沖外部時鐘信號以產生參考時鐘信號，并傳送參考時鐘信 號至所述延遲線；時鐘驅動器，配置成通過驅動自所述延遲線輸出的時鐘信號來產生內部時鐘信號；及 延遲補償單元，配置成通過按延遲值延遲從所述延遲線輸出的時鐘信號來產生反饋時鐘信號，該延遲值是通過模擬由在延遲時鐘信號的輸出路徑上設置的延遲元件所延遲的延遲值而取得的。
10. —種在延遲鎖定環電路中的更新控制裝置，包括切換部分，配置成根據相位檢測信號來選擇性地輸出參考時鐘信號作為第一計數控制 時鐘信號和第二計數控制時鐘信號之一；第一計數部分，配置成響應于第一計數控制時鐘信號而執行計數操作，并產生具有一 位或更多位的第一計數信號；第二計數部分，其配置成響應于第二計數控制時鐘信號而執行計數操作，并產生具有 一位或更多位的第二計數信號；及更新控制部分，配置成比較第一計數信號的所述一位或更多位的位的邏輯值和第二計 數信號的所述一位或更多位的位的邏輯值，并根據已比較的邏輯值與相位檢測信號來產生 更新控制信號。
11. 如權利要求10的更新控制裝置，其中第一計數部分及第二計數部分的每一個實施 為包括向上計數器，且第一計數信號及第二計數信號初始設定成不同值。
12. 如權利要求10的更新控制裝置，其中更新控制部分配置成響應于參考時鐘信號而 閂鎖相位檢測信號，且當判定第一計數信號的邏輯值與第二計數信號的邏輯值的每一個相 等時，輸出已閂鎖的相位檢測信號作為更新控制信號。
13. 如權利要求12的更新控制裝置，其中更新控制部分包括邏輯值判定部，配置成通過比較第一計數信號和第二計數信號中每一個的所述一位或 更多位的每位的邏輯值來產生邏輯值判定信號；及閂鎖部，配置成響應于參考時鐘信號而閂鎖相位檢測信號，并響應于邏輯值判定信號 而再閂鎖已閂鎖的相位檢測信號，以便輸出更新控制信號。
14. 一種延遲鎖定環電路的更新方法，包括通過比較參考時鐘信號的相位與反饋時鐘信號的相位來產生相位檢測信號； 當相位檢測信號的邏輯值具有第一邏輯值的次數與相位檢測信號的邏輯值具有第二 邏輯值的次數之間的差異等于或超過預定數時，使能有效間隔信號；響應于有效間隔信號，更新延遲線供應至參考時鐘信號的延遲值；及 當完成延遲值的更新時，將有效間隔信號禁止。
15. 如權利要求14的更新方法，其中使能有效間隔信號包括 對于參考時鐘信號的每一周期，判定相位檢測信號的邏輯值；及當邏輯值具有第一邏輯值的次數和邏輯值具有第二邏輯值的次數中的一個相比另一 個超出預定數時，使能有效間隔信號。
16. 如權利要求15的更新方法，其中使能有效間隔信號包括根據相位檢測信號來選擇性地輸出參考時鐘信號作為第一計數控制時鐘信號及第二 計數控制時鐘信號之一；通過響應于第一計數控制時鐘信號執行計數操作來產生具有多個位的第一計數信號， 并通過響應于第二計數控制時鐘信號執行計數操作來產生具有多個位的第二計數信號；及比較第一計數信號的每一位的邏輯值與第二計數信號的對應位的邏輯值，并響應于已 比較的邏輯值及相位檢測信號而產生有效間隔信號。
17.如權利要求14的更新方法，還包括 在產生相位檢測信號前，通過緩沖外部時鐘信號來產生參考時鐘信號，并傳送參考時鐘信號至所述延遲線；及 通過按延遲值延遲從所述延遲線輸出的時鐘信號來產生反饋時鐘信號，該延遲值是通過模擬由在從延遲線輸出的時鐘信號的輸出路徑上設置的延遲元件所延遲的延遲值而取得的。
全文摘要
公開了一種延遲鎖定環(DLL，“delay locked loop”)電路及其更新方法與該電路中的更新控制裝置。該延遲鎖定環電路包括相位檢測單元，其配置成通過比較參考時鐘信號的相位與反饋時鐘信號的相位來產生相位檢測信號。更新控制裝置配置成通過判定相位檢測信號的第一邏輯值的數目及第二邏輯值的數目之間的差異來產生有效間隔信號及更新控制信號以響應參考時鐘信號。當使能有效間隔信號時，移位寄存器配置成更新賦予延遲線的延遲值以響應更新控制信號。
文檔編號H03L7/08GK101741378SQ20091016816
公開日2010年6月16日 申請日期2009年9月1日 優先權日2008年11月11日
發明者吳益秀, 宋喜雄, 崔海郎, 張在旻, 樸昌根, 李智王, 金亨洙, 金龍珠, 韓成宇, 黃泰鎮 申請人:海力士半導體有限公司