集成電路及其電源管理方法

專利名稱：集成電路及其電源管理方法
技術領域：
本發明大體涉及集成電路，特別涉及在集成電路中提供負電壓的系統和 方法。
背景技術：
集成電路的一個設計目的是減少功耗。具有電池的裝置，例如手機和筆 記本電腦，特別需要減少集成電路中的功耗以延長電池的壽命。此外，功耗 的減少防止了集成電路過熱，并且降低了集成電路的熱量消耗，在某些情況 下，這可以消除或簡化冷卻集成電路所需的散熱片和/或風扇。而且，集成電 路功耗的減少也減少了包含集成電路的裝置的AC功耗。
對于集成電路而言，具有挑戰性的設計目標是提高性能。提高性能的一 種方式是通過增加電路的最大工作頻率。為了增加電路的最大工作頻率，或 在更小的區域中集成更多的功能，集成電路制造技術縮小了集成電路上單個元件(例如晶體管)的器件尺寸。
但是，由于元件的器件尺寸范圍為250納米到130納米或以下，因此， 器件在待機模式下的電流消耗(又稱為靜態漏電)成為集成電路功率預算中 不斷增長的一大部分。例如，仿真示出，對于使用130納米器件構建的消耗 50瓦特的集成電路，超過20%的功耗是由于靜態漏電造成的。對于更小的器 件，仿真示出使用50納米特征尺寸的集成電路的靜態漏電包含了總功率預 算的大約50%。
降低靜態漏電的一種解決方案包括使用一個或多個連接至集成電路的 邏輯門的睡眠晶體管。向睡眠晶體管提供控制信號可以減少邏輯門的靜態漏 電。

發明內容
一種集成電路，包括a)兩個供電端，配置為向所述集成電路供電， 所述供電端包括正供電端和接地端，其中，所述正供電端的電壓(VDD)和 所述接地端的電壓(VSS)共同限定了邏輯電平的范圍；b)邏輯部件，所述 邏輯部件為選自邏輯門和存儲單元中的一個，所述邏輯部件包括睡眠晶體 管，所述睡眠晶體管與所述供電端之一相串聯；c)電壓發生器，配置為選 擇性地產生所述邏輯電平的范圍以外的電壓；d)電路，配置為在省電模式 期間，將所述邏輯電平的范圍以外的電壓提供給所述睡眠晶體管；以及e) 電壓調節器，配置為在省電模式期間，控制所述電壓發生器以充分減小通過 所述睡眠晶體管的漏電流，所述電壓調節器包括模擬睡眠晶體管。
一種集成電路，包括a)兩個供電端，配置為向所述集成電路供電， 所述供電端包括正供電端和接地端，所述正供電端的電壓為電壓(VDD)， 所述接地端的電壓為電壓(VSS) ; b)邏輯部件，所述邏輯部件為選自邏輯 門和存儲單元中的一個，所述邏輯部件包括睡眠晶體管，所述睡眠晶體管與 所述供電端之一相串聯；c)電荷泵，配置為選擇性地產生負電壓；d)電路， 配置為在省電模式期間將所述負電壓提供給所述睡眠晶體管；以及e)電壓 調節器，配置為在省電模式期間，控制所述電荷泵以充分減小通過所述睡眠 晶體管的漏電流，所述電壓調節器包括模擬睡眠晶體管。
一種運行在集成電路中的電源管理方法，所述集成電路具有邏輯部件和兩個供電端，所述兩個供電端包含正供電端和接地端，至少一個所述邏輯部 件包括睡眠晶體管，所述睡眠晶體管與所述兩個供電端之一相串聯，所述正
供電端的電壓(VDD)和所述接地端(VSS)的電壓限定了邏輯電平的范圍， 所述方法包括以下步驟i)選擇性地產生所述邏輯電平范圍以外的電壓； ii)在省電模式期間，將所述邏輯電平范圍以外的電壓提供給所述睡眠晶體 管；以及iii)在所述省電模式期間，調節所述邏輯電平范圍以外的電壓以充 分地減小通過所述睡眠晶體管的漏電流。
一種用于減小邏輯門的靜態漏電的電荷泵電路，包括兩個電容器，每 一個電容器具有第一端和第二端，位于第一電路輸入端的所述電容器之一的 所述第一端配置為接收交變信號，位于第二電路輸入端的所述電容器的另一 個的所述第一端配置為接收所述交變信號的互補信號；第一PMOS開關和第 二PMOS開關，所述每個開關的柵極電連接至所述兩個電容器的另一個不同 的第二端；泵電容器，具有第一端和第二端，所述泵電容器的第一端電連接 至每一個所述開關的源極；反相器，具有輸入端和輸出端，所述反相器的輸
出端電連接至所述泵電容器的第二端，所述反相器的輸入端配置為接收所述 交變信號；負旁柵，至少具有兩個端，所述負旁柵的第一端電連接至所述電 容器的另一個的第二端，所述負旁柵的第二端電連接至虛地；以及正旁柵， 至少具有兩個端，所述正旁柵的第一端電連接至所述電容器之一的所述第二 端，所述正旁柵的第二端電連接至所述虛地；所述第二開關的漏極位于負輸 出端；所述負輸出端配置為將負電壓提供給睡眠晶體管以控制所述邏輯門的 靜態漏電。
本發明的一個優點是由于自適應漏電控制器確定是否調節負電壓，因 此隨著集成電路的工作溫度的變化，或隨著電壓的波動或制造的變化，而最 小化靜態漏電。不是調節固定的負電壓，而是調節提供給睡眠晶體管的負電 壓以最小化靜態漏電。另一優點是可以在集成電路中使用單閾值晶體管電 路，降低了集成電路制造工藝的復雜程度。再一優點是可以在集成電路內產 生負電壓，避免了產生負電壓的元件位于集成電路的外部。


圖1為根據本發明的一個實施例，實施用于最小化靜態漏電的系統的集
8成電路的方框圖2為根據本發明的一個實施例，用于最小化圖1中的邏輯門的靜態漏 電的睡眠晶體管的示意圖3為根據本發明的一個實施例，在睡眠晶體管的柵極的負電壓范圍內， 圖2中的邏輯門的靜態漏電的曲線示意圖4為根據本發明的一個實施例，用于通過將負電壓提供給圖2中的睡 眠晶體管來最小化邏輯門的靜態漏電的漏電管理系統的方框圖5為根據本發明的一個實施例，最小化圖2中的邏輯門的靜態漏電的 方法的示意圖6為根據本發明的一個實施例，圖4中的自適應漏電控制器(ALC) 的示意圖7為根據本發明的可選擇實施例，圖4中的ALC的示意圖8為根據圖7中的ALC的實施例，用于最小化圖2中的邏輯門的靜 態漏電的方法的示意圖9為根據本發明的一個實施例，用于最小化邏輯門的靜態漏電的圖4 中的負電壓調節器的示意圖；以及
圖10為根據本發明的一個實施例，用于最小化邏輯門的靜態漏電的圖4 中的電荷泵的示意圖。
具體實施例方式
如示例性的附圖(其中相同的附圖標記表示圖中相似或相應 元件)所 示，以下詳細說明根據本發明的系統和方法的示例性實施例。然而，應當理 解的是，本發明可以以各種形式實施。例如，雖然此處說明的是將集成電路 的靜態漏電最小化，但是本發明的方案也可以在不包含于集成電路中的電路 上實施。因此，在此公開的具體說明并非解釋為限制性的，而是作為權利要 求的基礎，并作為教導本領域技術人員將本發明實際應用于任何適當具體化 的系統、結構、方法、工藝或方式的代表性基礎。
圖1為根據本發明的一個實施例，實施用于最小化靜態漏電的系統的集 成電路100的方框圖。集成電路100為任意例如硅和/或相似制造材料的電子 器件。集成電路100的一個實例為系統芯片。集成電路100包括多個知識產權(IP)單元，這些知識產權單元為實現特定功能的電路塊。應當理解，在
此所述的集成電路100的功能可以通過單個集成電路100實現，或者可以分 開在若干集成電路100中來實現。圖1的示例性集成電路ioo包括中央處理 單元(CPU) 105， 一個或多個功率島110， 一個或多個功率島管理器120， 以及一個或多個漏電管理系統130。
雖然為求簡便，圖1中僅描述了一個功率島110和一個功率島管理器 120，但是集成電路100的其它實施例也可以包括任意數目個功率島110、功 率島管理器120和漏電管理系統130。在這些實施例中， 一些功率島可以包 括與其它功率島110不同的電路。在2004年5月7日提交的題為"Managing Power on Integrated Circuits Using Power Islands (利用功率島管理集成電路功 率)"的共同未決美國專利申請No.10/840,893中進一步說明了功率島110 和功率島管理器120。
功率島110為集成電路100的任意部分、描繪、劃分或分割，其中在該 集成電路100內控制功耗。在一些實施例中，多個功率島基于集成電路100 的位置因素進行描繪。在一些實施例中，功率島IIO基于集成電路IOO的功 能性IP單元進行描繪。在一些實施例中，功率島IIO包括子功率島以在控制 集成電路100的功率時提供進一步特征。在一些實施例中，多個功率島110 的每一個功率島包括功率控制電路以控制功率島110內的功率。
功率島管理器120為確定其中一個功率島110的目標功率大小、確定將 其中一個功率島110所耗功率大小變為目標功率大小的動作以及執行將其中 一個功率島110的所耗功率大小變為目標功率大小的動作的任意電路、裝置、 或系統。因此基于需要以及集成電路100的運行，功率島管理器120可以動 態地改變功率島110的功耗。目標功率大小為功率島110的期望的、計算的、 或規定的功耗。功率島管理器120可以是一族或一組功率島管理器120。
雖然為求簡便，圖1僅描述了與一個功率島管理器120相連接的一個漏 電管理系統130，但是一些實施例包括多個漏電管理系統130。在某些包括 多個漏電管理系統130的實施例中，每一個漏電管理系統130連接至多個功 率島管理器120中的一個。在一些實施例中，漏電管理系統130的功能是分 散的。在一些實施例中，單個漏電管理系統130連接至一個或多個功率島管 理器120。應當理解，可以在沒有功率島110或功率島管理器120的電路上應用本發明的原理。
功率島110包括一個或多個邏輯門115。在沒有功率島110的實施例中， 邏輯門115可以包括集成電路100的任意邏輯門。示例性實施例的邏輯門115 包括任意的邏輯電路，例如反相器、與非門、或非門、異或門和同或門； 以及存儲單元，例如觸發器和鎖存器。邏輯門115可以包括高階布爾邏輯， 其包括單個邏輯門的組合。
如這里進一步說明的，結合睡眠晶體管(未示出)可以將邏輯門115的 功率降低至"睡眠模式"。為了將邏輯門115的靜態漏電最小化，漏電管理 系統130產生要提供給睡眠晶體管的負電壓150。將負電壓150提供給連接 在邏輯門115與地之間的NMOS睡眠晶體管的柵極，可以降低邏輯門115 的靜態漏電。漏電管理系統130接收負電壓使能信號140，接著產生負電壓 150，并將負電壓150傳輸至功率島110。除負電壓使能信號140以外，負電 壓使能信號140還可以包括其它信號。漏電管理系統130確定是否調節負電 壓150。如這里進一步說明的，基于此確定結果，漏電管理系統130調節負 電壓150。
調節提供給睡眠晶體管的負電壓150來最小化邏輯門115的靜態漏電。 例如，靜態漏電是基于以下參數，例如工作溫度、電壓波動、以及制造變化 而變化的。因此，向睡眠晶體管提供固定的負電壓不能很好地將邏輯門115 的靜態漏電最小化。此外，"在芯片上"產生負電壓150降低了將元件置于 集成電路IOO外部的需要。
減少邏輯門115的靜態漏電的可選擇的器件包括多閾值電壓CMOS，與 低閾值邏輯門115串聯的一個或多個高閾值晶體管插入多閾值電壓CMOS。 將高閾值晶體管"關斷"減少了邏輯門115的靜態漏電。但是，高閾值晶體 管需要用于集成電路100的附加的制造工藝步驟，并且相較于標稱閾值晶體 管，其降低了邏輯門115的速度。將負電壓150提供給低閾值NMOS睡眠晶 體管，有利地消除了提供高閾值睡眠晶體管的需求，從而減少了制造集成電 路100所需的工藝步驟。
圖2為根據本發明的一個實施例，用于將圖1中的邏輯門115的靜態漏 電最小化的睡眠晶體管210的示意圖。在一些實施例中，睡眠晶體管210 包括與邏輯門(例如反相器)115級聯的NMOS晶體管。邏輯門115的靜態
ii電流(表示為Ig)通過睡眠晶體管
210。邏輯門115的靜態漏電等于通過睡眠晶體管210的Id+Ig。可利用提供 給睡眠晶體管210的負電壓(SLPB) 150，通過調節睡眠晶體管210的漏源 電流和漏柵電流來控制邏輯門115的靜態漏電。
圖3為根據本發明的一個實施例，在睡眠晶體管210柵極的負電壓范圍 內，圖2中的邏輯門115的靜態漏電的曲線示意圖。當提供給睡眠晶體管210 柵極的負電壓(SLPB) 150不斷地負向增長時，睡眠晶體管210的漏源電流 Id減少。但是，當負電壓150的大小增長到超過最小漏電點A，例如在點B 時，睡眠晶體管210的漏柵電流Ig超過漏源電流Id。結果，邏輯門115的靜 態漏電增大。因此，將負電壓150調節至接近V(A)(對應于漏源電流Id與 漏柵電流Ig基本上相等的最小漏電點A)，將邏輯門115中的靜態漏電最小 化。
圖4為根據本發明的一個實施例，用于通過將負電壓提供給圖2的睡 眠晶體管210來最小化邏輯門115的靜態漏電的漏電管理系統130的方框圖。 漏電管理系統130包括自適應漏電控制器(ALC)410、負電壓調節器420、 以及電荷泵430。電荷泵430產生負電壓150 (SLPB) 。 ALC 410確定是否 調節負電壓150。 ALC410根據確定結果產生信號(表示為CTRL)。根據 CTRL信號，負電壓調節器420調節負電壓150。
如這里進一步描述的， 一個實施例的負電壓調節器420向電荷泵430產 生使能(EN)信號，以使電荷泵增加負電壓150的大小(也就是使負電壓 150負向增長)。如果EN信號為低，則將從振蕩器425到電荷泵430的交 變信號禁能，從而阻止電荷泵增加負電壓150的大小。可選擇地，如果EN 信號為高，則將來自振蕩器425的交變信號使能，從而使電荷泵增加負電壓 150的大小。由于負電壓調節器420根據ALC 410確定是否調節負電壓150 來觸發(toggle) EN信號的通和斷，因此漏電管理系統130將負電壓150維 持在特定的負電壓處，以最小化邏輯門115的靜態漏電。
圖5為根據本發明的一個實施例，最小化圖2中的邏輯門115的靜態漏 電的方法的示意圖。在步驟500， CPU 105 (圖1)進入睡眠模式。在步驟 510，電荷泵430 (圖4)產生負電壓150。在步驟515，電荷泵430將負電 壓150提供給睡眠晶體管210 (圖2)。在步驟520， ALC410 (圖4)可以監測對應于邏輯門115靜態漏電的睡眠晶體管210的一個或多個參數。如參 照圖6-圖8進一步說明的，ALC410可以直接監測睡眠晶體管210，或者可 以監測一個或多個模擬睡眠晶體管。
在步驟530， ALC 410確定是否調節負電壓150來最小化靜態漏電。如 果ALC410確定調節負電壓150，則ALC 410向負電壓調節器420 (圖4) 產生CTRL信號。在步驟540，負電壓調節器420基于CTRL信號來調節負 電壓150。
在一個實施例中，負電壓調節器420連續地調節負電壓150。在另一實 施例中，負電壓調節器420周期性地調節負電壓150。
即使靜態漏電由于受例如溫度變化、電壓波動、或制造工藝變化的影響 而變化，漏電管理系統130也可以調節負電壓150以最小化邏輯門115的靜 態漏電。漏電管理系統130最好能夠全部集成在集成電路100上，避免位于 集成電路IOO外部的元件產生負電壓150。此外，優選在包括單閾值晶體管 邏輯電路的集成電路100中使用漏電管理系統130，從而簡化集成電路100 的制造。
圖6-圖10進一步示出圖4中的漏電管理系統130的實施例的細節。
圖6為根據本發明的一個實施例，圖4中的自適應漏電控制器(ALC) 410的示意圖。此實施例的ALC410包括第一模擬睡眠晶體管610、第二 模擬睡眠晶體管620、差分(運算)放大器630、偏置晶體管640以及電壓 偏移晶體管650。應當理解，此實施例的ALC410包括模擬電路，以連續確 定是否調節圖4中的負電壓150。
還應當理解，雖然圖6將偏置晶體管640描繪為這樣的PMOS晶體管 柵極連接至漏極，以提供加在偏置晶體管640上的阻性壓降，但是偏置晶體 管640可以包括電阻。在具有PMOS偏置晶體管640的示例性實施例中，若 干偏置晶體管640之間的匹配確保偏置晶體管640的運行基本上相同。示例 性實施例的電壓偏移晶體管650類似地包括這樣的PMOS晶體管柵極連接 至漏極，以提供加在電壓偏移晶體管650上的阻性壓降。可選擇地，電壓偏 移晶體管650可以包括電阻。
在圖6中，負電壓150 (SLPB)提供給第一模擬睡眠晶體管610的柵極。 負電壓150相應地產生通過第一模擬睡眠晶體管610的第一電流。第一電流可以包括漏柵電流和域漏源電流。通過第一模擬睡眠晶體管610的第一電流 與邏輯門115的靜態漏電成比例。第一電流在第一模擬睡眠晶體管610的漏 極處產生加在偏置晶體管(電阻器)640上的第一壓降。在差分放大器630 的反相輸入端感測到第一壓降。
對于第二模擬睡眠晶體管620，電壓偏移晶體管650的電阻使負電壓150 (SLPB)的大小減小一個電壓偏移量。第二模擬睡眠晶體管620的柵極接收 負電壓150加上電壓偏移量。負電壓150加上電壓偏移量產生通過第二模擬 睡眠晶體管620的第二電流。第二電流可以包括漏柵電流和/或漏源電流。第 二電流在第二模擬睡眠晶體管620的漏極處產生加在偏置晶體管(電阻器) 640上的第二壓降。在差分放大器630的非反相輸入端感測到第二壓降。
在運行中，由于電壓偏移晶體管650，第二模擬睡眠晶體管620的柵極 以相比于第一模擬睡眠晶體管610的柵極有一個微小的電壓偏移量而運行。 參照圖3，電壓偏移可以由點A與B之間的電壓偏移量，或V(B)-V(A)來 表示。作為電壓偏移的結果，通過調節負電壓150可以監測最小漏電點A， 從而使I(B)基本上等于I(A)。應當理解，電壓偏移晶體管650的運行參數影 響電壓偏移的大小。運行參數可以基于例如這樣的考慮例如負電壓150上 的噪聲。
在對應于圖3的工作原理中，如果負電壓150的大小在第一睡眠晶體管 610中產生相應于點B的第一電流I(B)，并且負電壓150加上電壓偏移量在 第二睡眠晶體管620中產生相應于點A的第二電流I(A)，則差分放大器630 產生CTRL信號，從而使負電壓150的大小調節到I(A)基本上與I(B)相等為 止。可選擇地，如果負電壓150使得第一模擬睡眠晶體管610和第二模擬睡 眠晶體管620產生基本上相等的電流，從而I(A)-I(B)，則差分放大器630維 持CTRL信號的當前值。所得到的工作點的負電壓為從理想工作點偏移這樣 一個值這個值等于由通過電壓偏移晶體管650的電流所產生的電壓偏移的 一半。如果柵極漏電可以忽略，則與圖3的柵極電壓曲線相比，漏電沒有變 化。在此情況下，CTRL信號降至其最小值，使電荷泵430 (圖4)'工作在最 大負電壓。
結合圖9的負電壓調節器420，通過將負電壓150連續控制在接近圖3 的最小漏電點A處，此實施例的ALC 410有利地將邏輯門115的靜態漏電最小化。
圖7為根據本發明的可選擇實施例，圖4的ALC 410的示意圖。此實 施例的ALC410包括充電晶體管710、電容器715、模擬睡眠晶體管720、 比較器730、計數器740、以及寄存器750。通過控制器(未示出)切換充電 晶體管710，以將電容器715充電至正供電電壓(即VDD)。控制器也可以 切換充電晶體管710，從而使電容器715 —旦充電即可通過模擬睡眠晶體管 720進行放電。比較器730、計數器740、以及寄存器750包括控制電路，以 測量將電容器715放電至預設值VREF所需的時間。如參照圖8所說明的， 連接至寄存器750的狀態邏輯機(state logic machine)(未示出)可以對存 儲在寄存器750中的值進行比較。
在ALC 410的這個實施例中，利用對應于靜態漏電最小值的電容器715 的最大放電時間，來向負電壓調節器420 (圖4)產生CTRL信號的數字值。 如果ALC410確定調節負電壓150，則ALC 410周期性地更新CTRL信號。 參照圖8說明此實施例的ALC 410的工作。
圖8為根據圖7中的ALC 410的實施例，用于最小化圖2中的邏輯門 115的靜態漏電的方法的示意圖。總的看來，該方法包括將電容器715充 電至正供電電壓VDD;經由模擬睡眠晶體管720，以與邏輯門115的靜態漏 電成比例的速度將電容器放電；以及調節負電壓150以最小化電容器715的 放電速度。對應于通過模擬睡眠晶體管720的最小電流(即最小靜態漏電) 的負電壓150將電容715的放電速度最小化，并且將電容器715的放電時間 最大化。
在步驟805，將CTRL信號初始化為其最小值。將CTRL信號設定為其 最小值，指示負電壓調節器420使得睡眠信號SLPB 150的大小為其最小值。 在步驟810，控制器切換充電晶體管710從而將電容器715充電至VDD。在 步驟815，關斷充電晶體管710從而使電容器715可以通過模擬睡眠晶體管 720放電。在步驟820，將基準電壓VREF設定為一個小于VDD的恒定電壓 (例如VDD/2)。在步驟825，比較器730在電容器715放電至VREF之后， 向計數器740產生輸出。計數器740確定將電容器715放電至VREF所需的 時間。寄存器750存儲計數器740的計數(即時間)。
在步驟827，將CTRL信號增加一位。在步驟830，控制器切換充電晶體管710從而將電容器715再次充電至VDD。在步驟840，關斷充電晶體管 710。在步驟860，比較器730在電容器715放電至VREF之后，向計數器 740產生輸出。計數器740確定在新的CTRL信號值和對應的SLPB信號值 下，將電容器715放電所需的時間。
在步驟870，狀態邏輯機將經過步驟830-860，用于當前過程的寄存器 750的值(即對于新的CTRL信號值和對應的SLPB信號值，將電容器放電 所需的時間)與經過步驟830-860，用于先前過程的寄存器750的值進行比 較。如果用于當前過程的寄存器750的值相對于用于先前過程的寄存器750 的值并不減小，則新的CTRL信號值與通過模擬睡眠晶體管720的靜態漏電 的較低值相對應。在此情況下，該方法返回到步驟827，以進一步增大CTRL 信號并測量將電容器715放電所需的時間。可選擇地，在步驟870，如果對 應于通過模擬睡眠晶體管720的靜態漏電的較高值，在當前過程中將電容器 715放電所需的時間減少了，則先前存儲的寄存器750的值與通過模擬睡眠 晶體管720的靜態漏電的最低值相對應。使用對應于最小靜態漏電的CTRL 信號的值控制負電壓調節器420，以產生用于負電壓150的適當的設置。
圖7-圖8的數字ALC 410的實施例的一個優點為CTRL信號包括數字信 號。可以通過控制信號將數字CTRL信號發送至圖1中的多個漏電管理器 130。例如，由于硅為良好的導熱體，因此使用具有漏電管理器130和功率 島管理器120的單個數字ALC410是有利的。此實施例的多個功率島管理器 120中的每一個都包括負電壓調節器420以及電荷泵430，因此可以根據需 要將漏電控制系統130的功能分散在集成電路100上。
圖9為根據本發明的一個實施例，用于最小化邏輯門115的靜態漏電的 圖4中的負電壓調節器420的示意圖。負電壓調節器420包括用于接收負 電壓150的接口、第一分壓器905、第二分壓器915、以及比較器920。在一 個實施例中，第一分壓器905包括一組主體(bulk)連接至源極的堆疊PMOS 晶體管(未示出)。應當理解，例如在第一分壓器905中， 一組主體連接至 源極的三個等效堆疊PMOS晶體管提供三分壓(divide-by-3)分壓器。還應 當理解，第一分壓器905可以包括任意比例的劃分。第一分壓器905提供關 于正電壓源(例如VDD)的固定電壓基準點(例如C點)。將此實施例的 固定電壓基準點連接至比較器920的負端。
16類似地，在第二分壓器915的固定電阻中， 一組主體連接至源極的三個 等效堆疊PMOS晶體管提供三分壓分壓器。應當理解，第二分壓器915可以 包括任意比例的劃分。將此實施例的第二分壓器915連接至比較器920的正 端。
在結合由圖6中的ALC410產生的模擬CTRL信號的實施例中，根據負 電壓150以及接收到的由ALC 410產生的信號(CTRL)，第二分壓器915 的可變電阻器910允許第二分壓器915產生可變電壓基準(例如點D)。可 變電阻器910可包括晶體管電路。根據CTRL信號，可變電阻器910在高阻 抗與低阻抗之間變化。
結合圖7-圖8中的數字ALC 410，第二分壓器915的可變電阻器910包 括由數字CTRL信號控制的開關電阻網絡。此實施例的可變電阻器910可包 括兩個或更多個開關電阻。可變電阻器910還可包括主體連接至源極的兩個 或更多個PMOS晶體管。
在工作中，負電壓調節器420根據固定電壓基準(C點)與可變電壓基 準(D點)之間的比較結果調節負電壓150。比較器920可以產生使能(EN) 信號來使能電荷泵430 (圖4)，以增加負電壓150的大小。如果EN信號為 低，則將從振蕩器425 (圖4)到電荷泵430的交變信號禁能，阻止電荷泵 430增加負電壓150的大小。如果EN信號為高，則將來自振蕩器425的交 變信號使能，從而使電荷泵430增加負電壓150的大小。因此，根據來自 ALC 410的CTRL信號，比較器920控制電荷泵430，以增加負電壓的大小 或使其降低。
圖10為根據本發明的一個實施例，用于最小化靜態漏電的圖4中的電 荷泵430的示意圖。電荷泵430包括接口，接收正電壓(例如VDD); 泵電容器1010;正交叉耦合旁柵(pass gate) 1020以及負交叉耦合旁柵1030。 泵電容1010在泵電容1010的第一端與正電壓VDD連接。
此實施例的正交叉耦合旁柵1020與來自振蕩器425 (圖4)的交變信號 電容性地耦合。正交叉耦合旁柵1020經由第一 PMOS開關1050將泵電容 1010的第二端與虛地1040連接，以基于交變信號對泵電容1010進行充電。 負交叉耦合旁柵1030與來自振蕩器425的交變信號的互補信號電容性地耦 合。負交叉耦合旁柵1030通過將泵電容1010的第二端經由第二 PMOS開關1050連接至負輸出端(例如負電壓150)，基于交變信號的互補信號對泵電 容1010進行放電。負輸出端向睡眠晶體管210提供負電壓150，以控制圖2 中的邏輯門115的靜態漏電。
應當理解，交叉耦合旁柵1020和1030包括以歐姆接觸而將PMOS晶體 管的阱連接在一起的PMOS晶體管。SLP信號的接口配置為將襯底在正基準 電壓(例如VDD)與虛地1040之間切換。在退出睡眠模式時，通常激活SLP 信號以防止產生VDD的電源通過PMOS開關1050與地短接，并且保證阱區 中的任意PN結不會前向偏置。由于襯底的電壓總是等于或大于PMOS晶體 管的源極和漏極的電壓，因此沒有電流從晶體管流向襯底。SLP信號還能夠 禁用電荷泵430。
即使由于例如溫度變化、電壓波動、制造工藝的變化的影響而引起靜態 漏電的變化，包括圖4-圖10中的自適應漏電控制器410、負電壓調節器420、 以及電荷泵的漏電管理系統130也可以將邏輯門115的靜態漏電最小化。漏 電管理系統130可以全部集成在集成電路100上，避免了元件位于集成電路 100的外部。此外，可以在包括單閾值晶體管邏輯電路的集成電路100中有 利地使用漏電管理系統130，從而簡化集成電路100的制造。
以上說明為示例性而非限制性的。在審閱本公開內容之后，本發明的許 多變化對于本領域技術人員來說是顯而易見的。因此，本發明的范圍不是由 以上說明所確定，而是應當參照所附權利要求及其全部等同范圍來確定。
權利要求
1.一種集成電路，包括a)兩個供電端，配置為向所述集成電路供電，所述供電端包括正供電端和接地端，其中，所述正供電端的電壓(VDD)和所述接地端的電壓(VSS)共同限定了邏輯電平的范圍；b)邏輯部件，所述邏輯部件為選自邏輯門和存儲單元中的一個，所述邏輯部件包括睡眠晶體管，所述睡眠晶體管與所述供電端之一相串聯；c)電壓發生器，配置為選擇性地產生所述邏輯電平的范圍以外的電壓；d)電路，配置為在省電模式期間，將所述邏輯電平的范圍以外的電壓提供給所述睡眠晶體管；以及e)電壓調節器，配置為在省電模式期間，控制所述電壓發生器以充分減小通過所述睡眠晶體管的漏電流，所述電壓調節器包括模擬睡眠晶體管。
2. 根據權利要求1所述的集成電路，其中所述供電端之一為接地端，所 述邏輯電平的范圍以外的電壓是小于接地端的電壓(VSS)的電壓，所述睡 眠晶體管為n型溝道晶體管。
3. 根據權利要求2所述的集成電路，其中在除所述省電模式以外的另外 一種模式時，所述電路將正供電端的電壓(VDD)提供給所述睡眠晶體管。
4. 根據權利要求2所述的集成電路，其中在除所述省電模式以外的另外 一種模式時，所述電路將大于正供電端的電壓(VDD)的電壓提供給所述睡 眠晶體管。
5. 根據權利要求1所述的集成電路，其中所述邏輯門為反相器。
6. 根據權利要求1所述的集成電路，其中所述存儲單元為觸發器。
7. 根據權利要求1所述的集成電路，其中所述電壓發生器包括電荷泵電路。
8. 根據權利要求7所述的集成電路，其中當所述邏輯電平的范圍以外 的所述電壓大小不足以充分地減小通過所述睡眠晶體管的漏電時，所述電壓 調節器使能所述電荷泵電路，當所述邏輯電平的范圍以外的所述電壓大小足 以充分地減小通過所述睡眠晶體管的漏電時，所述電壓調節器禁能所述電荷 泵電路。
9. 根據權利要求1所述的集成電路，其中所述模擬睡眠晶體管配置為在所述邏輯電平的范圍以外的所述電壓處偏置，并且所述壓調節器包括另一 個模擬睡眠晶體管，所述另一個模擬睡眠晶體管配置為在所述邏輯電平的范 圍以外的所述電壓處以電壓偏移量偏置。
10. 根據權利要求9所述的集成電路，其中所述電壓調節器將所述邏輯 電平的范圍以外的所述電壓調節到與所述模擬睡眠晶體管上的壓降相等。
11. 根據權利要求1所述的集成電路，其中所述模擬睡眠晶體管配置為 在所述邏輯電平的范圍以外的所述電壓處偏置，并且所述電壓調節器包括電 容器，所述電容器配置為通過所述模擬睡眠晶體管對所述供電端之一充電并 對所述供電端的另一個放電。
12. 根據權利要求11所述的集成電路，所述電壓調節器將所述邏輯電 平的范圍以外的電壓調節到一個電平值，該所述電平值最大化通過所述模擬 睡眠晶體管對所述電容器放電所需的時間。
13. 根據權利要求1所述的集成電路，其中所述睡眠晶體管與所述邏輯 部件中的其它晶體管具有相似的閾值電壓。
14. 根據權利要求13所述的集成電路，其中所述睡眠晶體管為低閾值 電壓的晶體管。
15. —種集成電路，包括a) 兩個供電端，配置為向所述集成電路供電，所述供電端包括正供電 端和接地端，所述正供電端的電壓為電壓(VDD)，所述接地端的電壓為電 壓(VSS);b) 邏輯部件，所述邏輯部件為選自邏輯門和存儲單元中的一個，所述 邏輯部件包括睡眠晶體管，所述睡眠晶體管與所述供電端之一相串聯；c) 電荷泵，配置為選擇性地產生負電壓；d) 電路，配置為在省電模式期間將所述負電壓提供給所述睡眠晶體管;以及e) 電壓調節器，配置為在省電模式期間，控制所述電荷泵以充分減小 通過所述睡眠晶體管的漏電流，所述電壓調節器包括模擬睡眠晶體管。
16. 根據權利要求15所述的集成電路，其中當所述負電壓大小不足以 充分減小通過所述睡眠晶體管的漏電時，所述電壓調節器使能所述電荷泵電 路，當所述負電壓大小足以充分地減小通過所述睡眠晶體管的漏電時，所述電壓調節器禁能所述電荷泵電路。
17. 根據權利要求15所述的集成電路，其中所述睡眠晶體管與所述邏 輯部件中的其他晶體管具有相似的閾值電壓。
18. —種運行在集成電路中的電源管理方法，所述集成電路具有邏輯部 件和兩個供電端，所述兩個供電端包含正供電端和接地端，至少一個所述邏 輯部件包括睡眠晶體管，所述睡眠晶體管與所述兩個供電端之一相串聯，所 述正供電端的電壓(VDD)和所述接地端(VSS)的電壓限定了邏輯電平的 范圍，所述方法包括以下步驟i) 選擇性地產生所述邏輯電平的范圍以外的電壓；ii) 在省電模式期間，將所述邏輯電平的范圍以外的電壓提供給所述睡 眠晶體管；以及iii) 在所述省電模式期間，調節所述邏輯電平的范圍以外的電壓以充分 地減小通過所述睡眠晶體管的漏電流。
19. 根據權利要求18所述的方法，其中所述邏輯電平的范圍以外的電 壓是小于所述接地端的電壓(VSS)的電壓。
20. 根據權利要求19所述的方法，還包括在除所述省電模式之外的另 外一種模式時，將所述正供電端的電壓(VDD)提供給所述睡眠晶體管。
21. 根據權利要求18所述的方法，其中所述邏輯電平的范圍以外的電 壓是由電荷泵電路選擇性產生的。
22. 根據權利要求21所述的方法，其中所述調節包括當所述邏輯電 平的范圍以外的電壓大小不足以充分減小通過所述睡眠晶體管的漏電時，使 能所述電荷泵電路，當所述邏輯電平的范圍以外的電壓大小足以充分減小通 過所述睡眠晶體管的漏電時，禁能所述電荷泵電路。
23. —種用于減小邏輯門的靜態漏電的電荷泵電路，包括-兩個電容器，每一個電容器具有第一端和第二端，位于第一電路輸入端的所述電容器之一的所述第一端配置為接收交變信號，位于第二電路輸入端 的所述電容器的另一個的所述第一端配置為接收所述交'變《言號的互補信號； 第一 PMOS幵關和第二 PMOS開關，所述每個開關的柵極電連接至所述兩個電容器的另一個不同的第二端；泵電容器，具有第一端和第二端，所述泵電容器的第一端電連接至每一個所述開關的源極；反相器，具有輸入端和輸出端，所述反相器的輸出端電連接至所述泵電 容器的第二端，所述反相器的輸入端配置為接收所述交變信號；負旁柵，至少具有兩個端，所述負旁柵的第一端電連接至所述電容器的 另一個的第二端，所述負旁柵的第二端電連接至虛地；以及 正旁柵，至少具有兩個端，所述正旁柵的第一端電連接至所述電容器之 一的所述第二端，所述正旁柵的第二端電連接至所述虛地；所述第二開關的 漏極位于負輸出端；所述負輸出端配置為將負電壓提供給睡眠晶體管以控制 所述邏輯門的靜態漏電。
24. 根據權利要求23所述的電荷泵，其中所述正旁柵和所述負旁柵包 括PMOS晶體管。
25. 根據權利要求23所述的電荷泵，其中所述正旁柵和所述負旁柵為 交叉耦合旁柵。
26. 根據權利要求23所述的電荷泵，其中所述第一開關的漏極電連接 至接地端。
27. 根據權利要求23所述的電荷泵，還包括反相器，所述反相器耦合 至所述虛地，所述反相器配置為將正電壓提供給所述虛地以禁止所述電荷 泵。
28. 根據權利要求23所述的電荷泵，其中所述虛地包括集成電路的襯底。
全文摘要
本發明提供一種集成電路及其電源管理方法，該集成電路包括兩個供電端，配置為向集成電路供電，供電端包括正供電端和接地端，正供電端的電壓(VDD)和接地端的電壓(VSS)共同限定了邏輯電平的范圍；邏輯部件，邏輯部件為選自邏輯門和存儲單元中的一個，并且邏輯部件包括睡眠晶體管，睡眠晶體管與供電端之一相串聯；電壓發生器，配置為選擇性地產生邏輯電平的范圍以外的電壓；電路，配置為在省電模式期間將邏輯電平范圍以外的電壓提供給睡眠晶體管；以及電壓調節器，配置為在省電模式期間，控制電壓發生器以充分減小通過睡眠晶體管的漏電流，電壓調節器包括模擬睡眠晶體管。本發明能夠最小化靜態漏電，降低了集成電路制造工藝的復雜程度。
文檔編號H03K19/00GK101662276SQ200910166638
公開日2010年3月3日 申請日期2005年7月5日 優先權日2004年7月9日
發明者蘭迪·卡普蘭, 史蒂文·施瓦克 申請人:莫賽德技術公司