專利名稱：基于fpga的并聯igbt差分接口驅動單元及其驅動方法
技術領域：
本發明涉及一種大功率IGBT差分接口驅動單元及其驅動方法，尤其涉及一 種用于牽引變流器或輔助變流器的可遠距離傳輸驅動信號和故障反饋信號等的 基于FPGA的并聯IGBT差分接口驅動單元及其驅動方法。
背景技術：
在大功率變頻調速裝置中，由于裝置的尺寸較大，考慮到結構和散熱的條 件，主控板上數字信號處理器DSP產生的PWM信號需經過較長的距離才能送到 IGBT逆變單元中。由IGBT的開關動作產生的高頻干擾信號很容易在驅動信號的 傳輸過程中產生波形失真，從而影響IGBT的工作效率。而對于并聯IGBT驅動單 元，要求由數字信號處理器DSP發出的驅動信號實時并且同歩傳輸到驅動側，保 證驅動信號的并行實時性。而現有的基于數字信號處理器DSP和FPGA的并聯 IGBT差分接口驅動單元，采用的是RS422數據信號差分傳輸方式，屬于一種低 電平平衡傳輸，它的抗干擾性能優良，在大功率變頻器的高電壓、強電磁干擾 的環境中可以穩定工作，但將PMW信號轉化為RS422差分信號標準傳輸，傳輸 延遲效應比較明顯，在100米長的雙絞線上傳輸，傳輸時間一般在100納秒左右。 對于PWM驅動脈沖從低壓控制電路到高壓功率電路即驅動板部分的傳送過程， 如果距離大于l米， 一般均采用光纖傳輸，也就是使用光發生器、光纖、光接收 器等特殊器件，完成"電一光一電"的轉換，這樣轉換的傳輸延遲效應是比較 明顯的，傳輸時間通常在到200納秒以上。
綜上所述，現有技術存在以下問題
1、 由于RS422信號傳輸系統有明顯的延遲效應，影響了IGBT驅動信號傳輸
的可靠性和同步性。
2、 在大功率變頻裝置中通常需要2個甚至更多的IGBT并聯，而現有技術的
驅動信號經過一塊驅動板中進行邏輯處理后，內部用硬線引出，而驅動信號在 驅動板與驅動板之間通過，造成驅動信號的不可靠，且對于大功率需要引出更 多并行的硬線信號。3、由于RS422信號傳輸系統是由一對發生接受信號芯片及傳輸介質組成， 對于多路信號則需要多對芯片，既增加了硬件的復雜性，也增加了成本。
發明內容
為克服現有技術的上述問題，本發明的目的是設計一種大功率、高可靠性、 低成本的可用于機車牽引變流器或輔助變流器的基于FPGA的并聯IGBT差分接
口驅動單元及其控制方法。
本發明的技術解決方案是這樣實現的 一種基于FPGA的并聯IGBT差分接 口驅動單元，包括主控單元、雙絞線和柵極驅動檢測單元，所述的主控單元通 過雙絞線連接到柵極驅動檢測單元，所述的主控單元由CPU和FPGA差分發生 和接受單元組成，所述的柵極驅動檢測單元由FPGA差分發生和接受單元、柵 極驅動單元、故障反饋單元組成，所'述的CPU由數字信號處理器DSP240系列 最小控制系統組成，所述的FPGA差分發生和接受單元由XC3S200FPGA現場 可編程門陣列的最小控制系統組成。
本發明所述的CPU的引腳PWM1-PWM6和中斷保護引腳PDPINT分別與 主控側的FPGA的7個單端I/O相連。
本發明所述的柵極驅動單元是以兩個2SD315驅動板為核心的功率驅動電 路，兩個2SD315驅動板的INA和INB端經過兩個邏輯電路分別連接到驅動側 的FPGA差分發生和接受單元的4個單端I/O，兩個2SD315驅動板的引腳SO 經過電平匹配電路與驅動側的FPGA差分發生和接受單元的1個單端I/O串接。
本發明所述的雙絞線是至少可配置10對以上的LVDS標準信號的雙絞線。
一種基于FPGA的并聯IGBT差分接口驅動單元的驅動方法，包括以下步驟
A、 根據IGBT器件的特性和控制系統的要求，發出所需要的脈沖頻率和占 空比配置主控單元中CPU的周期寄存器和比較寄存器，CPU通過引腳 PWM1-PWM6產生6路單端PWM信號，送到主控側FPGA差分發生和接受單 元中；
B、 主控側FPGA差分發生和接受單元接受6路PWM信號經過匹配電平 3.3V的6個I/0端輸入，通過差分引腳輸出，通過雙絞線(2)及終端匹配電阻 將信號送到驅動側的FPGA差分發生和接受單元的差分信號接受引腳；
C、 驅動側的FPGA差分發生和接受單元接受差分信號，實現單路差分信號 輸入，同時產生多路IGBT單端驅動信號，并經過上下橋臂的互鎖電路，再分別送到兩個2SD315驅動板的InA和InB端，完成觸發大功率IGBT;
D、將兩個2SD315驅動板的SO端輸出的故障信號經過5V-3.3V的電阻網 絡接入到BANK4的單端I/0引腳，通過DCI-P、 DCI-N引腳差分輸出，送到主 控側的FPGA差分發生和接受單元的BANK3差分輸入引腳，通過同BANK的 單端I/O輸出到兩個5V供電的反相器，再輸出到CPU的中斷保護引腳PDPINT， CPU檢測到PDPINT引腳的電平變化時，封鎖PWM脈沖，保護主電路。
與現有技術相比，本發明的有益效果如下
1、 由于本發明的電路采用了LVDS技術，而LVDS技術的最高傳輸速率可達 1.923Gbps，實現了驅動信號傳輸的可靠性和實時性。
2、 由于本發明的驅動側差分發生和接受單元接受一路差分信號后可轉化為 多路單端驅動信號輸出，可以并聯驅動多個IGBT，實現了大功率IGBT的驅動。
3、 由于本發明由主控側FPGA差分發生和接受單元發出的多路驅動信號， 避免從驅動板內部完成驅動信號的硬線擴展，使得驅動信號都從驅動板的接口
端子輸入，增大了大功率驅動的可靠性。
4、 由于本發明利用FPGA差分發生和接受單元可配置多路差分信號，實現
了驅動信號的差分傳輸，降低了成本。
本發明共有4張附圖，其中
圖1是基于FPGA的并聯IGBT差分接口驅動單元流程示意圖。
圖2是基于FPGA的并聯IGBT差分接口驅動單元的電路示意圖。
圖3是基于FPGA的并聯IGBT差分接口驅動單元的CPU與主控側FPGA差分
發生和接受單元連接關系圖。
圖4是基于FPGA的并聯IGBT差分接口驅動單元的驅動側FPGA差分發生和 接受單元與2SD315驅動板的連接關系圖。
圖中，1、主控單元，2、雙絞線，3、柵極驅動檢測單元。
具體實施例方式
下面結合附圖對本發明進行進一步說明。如圖1-4所示， 一種基于FPGA的 并聯IGBT差分接口驅動單元，包括主控單元1 、雙絞線2和柵極驅動檢測單 元3 ，所述的主控單元1通過雙絞線2連接到柵極驅動檢測單元3 ，其特 征在于所述的主控單元1由CPU和FPGA差分發生和接受單元組成，所述的柵極驅動檢測單元3由FPGA差分發生和接受單元、柵極驅動單元、故障反 饋單元組成，所述的CPU由數字信號處理器DSP240系列最小控制系統組成， 所述的FPGA差分發生和接受單元由XC3S200FPGA現場可編程門陣列的最小 控制系統組成。所述的CPU的引腳PWM1-PWM6和中斷保護引腳PDPINT分 別與主控側的FPGA的7個單端1/0相連。所述的柵極驅動單元是以兩個2SD315 驅動板為核心的功率驅動電路，兩個2SD315驅動板的INA和INB端經過兩個 邏輯電路分別連接到驅動側的FPGA差分發生和接受單元的4個單端I/O，兩個 2SD315驅動板的引腳SO經過電平匹配電路,驅動側的FPGA差分發生和接受 單元的1個單端I/O串接。所述的雙絞線2是至少可配置10對以上的LVDS 標準信號的雙絞線2 。
一種基于FPGA的并聯IGBT差分接口驅動單元的驅動方法，包括以下步驟
A、 根據IGBT器件的特性和控制系統的要求，發出所需要的脈沖頻率和占 空比配置主控單元1中CPU的周期寄存器和比較寄存器，CPU通過引腳 PWM1-PWM6產生6路單端PWM信號，送到主控側FPGA差分發生和接受單 元中；
B、 主控側FPGA差分發生和接受單元接受6路PWM信號經過匹配電平 3.3V的6個I/0端輸入，通過差分引腳輸出，通過雙絞線2及終端匹配電阻將 信號送到驅動側的FPGA差分發生和接受單元的差分信號接受引腳；
C、 驅動側的FPGA差分發生和接受單元接受差分信號，實現單路差分信號 輸入，同時產生多路IGBT單端驅動信號，并經過上下橋臂的互鎖電路，再分別 送到兩個2SD315驅動板的InA和InB端，完成觸發大功率IGBT;
D、 將兩個2SD315驅動板的SO端輸出的故障信號經過5V-3.3V的電阻網 絡接入到BANK4的單端I/0引腳，通過DCI-P、 DCI-N引腳差分輸出，送到主 控側的FPGA差分發生和接受單元的BANK3差分輸入引腳，通過同BANK的 單端I/O輸出到兩個5V供電的反相器，再輸出到CPU的中斷保護引腳PDPINT， CPU檢測到PDPINT引腳的電平變化時，封鎖PWM脈沖，保護主電路。
本發明工作時，主控單元l中CPU的所有VCOO均接入3.3V電平，驅動 側的FPGA差分發生和接受單元的VCCO均接入3.3V電平。并根據并聯IGBT 的數量，選擇FPGA差分發生和接受單元的單端I/O 口的數量，通過單端I/0 輸出PWM脈沖信號。
權利要求
1、一種基于FPGA的并聯IGBT差分接口驅動單元，包括主控單元(1)、雙絞線(2)和柵極驅動檢測單元(3)，所述的主控單元(1)通過雙絞線(2)連接到柵極驅動檢測單元(3)，其特征在于所述的主控單元(1)由CPU和FPGA差分發生和接受單元組成，所述的柵極驅動檢測單元(3)由FPGA差分發生和接受單元、柵極驅動單元、故障反饋單元組成，所述的CPU由數字信號處理器DSP240系列最小控制系統組成，所述的FPGA差分發生和接受單元由XC3S200FPGA現場可編程門陣列的最小控制系統組成。
2、 根據權利要求1所述的基于FPGA的并聯IGBT差分接口驅動單元，其 特征在于所述的CPU的引腳PWM1-PWM6和中斷保護引腳PDPINT分別與 主控側的FPGA的7個單端I/O相連。
3、 根據權利要求1所述的基于FPGA的并聯IGBT差分接口驅動單元，其 特征在于所述的柵極驅動單元是以兩個2SD315驅動板為核心的功率驅動電 路，兩個2SD315驅動板的INA和INB端經過兩個邏輯電路分別連接到驅動側 的FPGA差分發生和接受單元的4個單端I/O，兩個2SD315驅動板的引腳SO 經過電平匹配電路與驅動側的FPGA差分發生和接受單元的1個單端I/O串接。
4、 根據權利要求1所述的基于FPGA的并聯IGBT差分接口驅動單元，其 特征在于所述的雙絞線(2)是至少可配置10對以上的LVDS標準信號的雙 絞線(2)。
5、 一種基于FPGA的并聯IGBT差分接口驅動單元的驅動方法，其特征在 于包括以下歩驟A、 根據IGBT器件的特性和控制系統的要求，發出所需要的脈沖頻率和占 空比配置主控單元(1)中CPU的周期寄存器和比較寄存器，CPU通過引腳 PWM1-PWM6產生6路單端PWM信號，送到主控側FPGA差分發生和接受單 元中；B、 主控側FPGA差分發生和接受單元接受6路PWM信號經過匹配電平 3.3V的6個I/0端輸入，通過差分引腳輸出，通過雙絞線(2)及終端匹配電阻 將信號送到驅動側的FPGA差分發生和接受單元的差分信號接受引腳；C、 驅動側的FPGA差分發生和接受單元接受差分信號，實現單路差分信號輸入，同時產生多路IGBT單端驅動信號，并經過上下橋臂的互鎖電路，再分別 送到兩個2SD315驅動板的InA和InB端，完成觸發大功率IGBT;D、將兩個2SD315驅動板的SO端輸出的故障信號經過5V-3.3V的電阻網 絡接入到BANK4的單端I/0引腳，通過DCI-P、 DCI-N引腳差分輸出，送到主 控側的FPGA差分發生和接受單元的BANK3差分輸入引腳，通過同BANK的 單端I/O輸出到兩個5V供電的反相器，再輸出到CPU的中斷保護引腳PDPINT， CPU檢測到PDPINT引腳的電平變化時，封鎖PWM脈沖，保護主電路。
全文摘要
本發明公開了一種基于FPGA的并聯IGBT差分接口驅動單元及其驅動方法，驅動單元包括主控單元、雙絞線和柵極驅動檢測單元，主控單元通過雙絞線連接到柵極驅動檢測單元，所述的主控單元由CPU和FPGA差分發生和接受單元組成，柵極驅動檢測單元由FPGA差分發生和接受單元、柵極驅動單元、故障反饋單元組成，所述的CPU由DSP240系列最小控制系統組成，所述的FPGA差分發生和接受單元由XC3S200FPGA最小控制系統組成。本發明的電路采用了LVDS技術，實現了驅動信號傳輸的可靠性和實時性。本發明的驅動側差分發生和接受單元接受一路差分信號后可轉化為多路單端驅動信號輸出，可以并聯驅動多個IGBT，實現了大功率IGBT的驅動。
文檔編號H03K5/00GK101546997SQ20091013708
公開日2009年9月30日 申請日期2009年4月22日 優先權日2008年11月10日
發明者于英男, 戴碧君, 車向中, 馬惠春 申請人:中國北車股份有限公司大連電力牽引研發中心