專利名稱：相位內插控制器的制作方法
技術領域：
本發明涉及一種集成電路設計，特別是涉及一種適用于時鐘與數據恢復電路中的
相位內插控制器的設計。
背景技術：
隨著半導體制造工藝技術的進步，使得集成電路晶片可操作于更快的速度及提供 更佳的處理能力。對于晶片間的數據通信而言，上述集成電路晶片的特性更是關鍵且重要。 此夕卜，高速串列鏈接通信(high speed seriallink communication)亦為介面科技中的一 項重要技術，使更能廣泛應用于電腦、高速路由器/開關以及消費性電子產品。在高速串列 傳輸過程中，數據信號經由傳輸晶片來傳遞。然而，數據信號將可能于傳輸過程中受到傳 輸線的雜訊干擾，因此為了能夠修復受干擾的數據信號，使用時鐘與數據恢復(Clock and Data Recovery, CDR)電路于接收晶片中。而時鐘與數據恢復電路設計通常采用相位內插 法，相較于相位鎖定回路(Phase LockedLoop， PLL)，晶片所占用的面積較小而且晶片所消 耗的功率較少。 圖1是一種以相位內插法為設計基礎的時鐘與數據恢復電路于接收晶片中的方 框圖。時鐘與數據恢復電路100包含前級放大器102、相位檢測器110、相位內插控制器120、 相位內插中心130和輸出緩沖器140。首先，輸入數據(INCOMING DATA)經由前級放大器 102增強其信號，接著將輸入數據傳送至相位檢測器110中，與時鐘信號相比較，并且產生 早期(EARLY)信號或晚期(LATE)信號至相位內插控制器120，進而使輸出緩沖器140得以 分別輸出重新測定時鐘(RE-TMED CLOCK)信號與恢復數據(RECOVERED DATA)信號，其中 時鐘信號為時鐘與數據恢復電路IOO內部所產生的信號，如內插時鐘信號(INTERPOLATED CLOCK)。然而，相位內插控制器120將對于所接受的早期信號或晚期信號作出回應，并且產 生相位調諧位元至相位內插中心130以執行相位內插法。相位調諧位元通常為溫度碼。相 位內插中心130是使用溫度碼來修正內插時鐘信號的相位，使內插時鐘信號與輸入數據達 到相位匹配，例如若輸入數據在相位上領先于內插時鐘信號，則相位內插控制器120將產 生一早期信號，使內插時鐘信號的相位前移，從而與輸入數據的相位更為接近；若輸入數據 在相位上落后于內插時鐘信號，則相位內插控制器120將產生一晚期信號，使內插時鐘信
號的相位后移，從而與輸入數據的相位更為接近。 圖2是內插時鐘信號與與輸入數據信號的相位匹配過程的時序圖。內插時鐘與輸 入數據在不同的時鐘周期，則有不同的相位差tl、t2、t3及t4。由于相位內插法是藉由圖1 中的相位內插控制器120來執行，因此每經過一個時鐘周期，相位差則將隨之縮小，也就是 說tl > t2 > t3 > t4。 圖3是圖1中一般常見的相位內插中心的實行電路圖。輸入信號VCLK-I和VCLK-Q 皆為接收晶片本身內部所產生的時鐘信號，而VCLK-I和VCLK-Q彼此間則存有預設的相位 關系。輸出信號(VOUT)的相位，是由輸入信號VCLK-I和VCLK-Q的相位通過相位內插法所 產生。其中，輸出信號的相位是由電流源H、I2、I3及14的大小比值來決定，而電流源II、I2、I3及14則分別輪流由相位調諧位元或溫度碼所控制調整。由此可知，相位內插控制器 120的功能是將早期信號或晚期信號轉換成一組相對應的相位調諧位元，并且傳送至相位 內插中心130，來位移插值時鐘信號的相位，從而與輸入數據的相位更為接近。 一般而言，相 位內插控制器120是由模擬濾波器電路和溫度碼產生器所組成，其中模擬濾波器電路是用 來過濾輸入數據信號既有的顫動和雜訊。模擬濾波器電路通常包含電容及其他參數，而這 些參數則會隨著處理方式的差異而有所不同。雖然模擬濾波器電路的頻寬通常被本身的電 路設計所限制住，但是將可以適用于存有各種不同雜訊特性的環境中。
由此可見，上述現有的相位內插控制器在產品結構與使用上，顯然仍存在有不便 與缺陷，而亟待加以進一步改進。為了解決上述存在的問題，相關廠商莫不費盡心思來謀求 解決之道，但長久以來一直未見適用的設計被發展完成，而一般產品及方法又沒有適切的 結構及方法能夠解決上述問題，此顯然是相關業者急欲解決的問題。因此如何能創設一種 新的相位內插控制器，使其具有穩定性而且可以動態調整于各種應用之中，實屬當前重要 研發課題之一，亦成為當前業界極需改進的目標。
發明內容
本發明的目的在于，克服現有的相位內插控制器存在的缺陷，而提供一種新型結 構的相位內插控制器，所要解決的技術問題是使其可以準確控制且不受實施過程的差異而 有所影響，且全數字相位內插控制器中的雜訊濾波頻帶可以動態調整，還能縮短時鐘與數 據恢復之間的鎖定時間，非常適于實用。 本發明的目的及解決其技術問題是采用以下技術方案來實現的。依據本發明提出 的一種相位內插控制器，適用于一時鐘與數據恢復電路，并且接收一指示，其中該指示為一 第一信號與一第二信號間的一相位關系，該相位內插控制器包含多個雙向移位寄存器，彼 此串列耦合，其中當該相位內插控制器所接收的該指示顯示該第一信號在相位上領先該第 二信號，則該些串列耦合的雙向移位寄存器將往其中一方向移動；以及當該相位內插控制 器所接收的該指示顯示該第一信號在相位上落后該第二信號，則該些串列耦合的雙向移位 寄存器將往另一方向移動。 本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。 前述的相位內插控制器，其中所述的指示包含一第三信號與一第四信號，其中當
該第一信號在相位上領先該第二信號時，啟動該第三信號；以及當該第一信號在相位上落
后該第二信號時，啟動該第四信號。 前述的相位內插控制器，其中該些串列耦合的雙向移位寄存器的數量為奇數個， 而每當邏輯狀態"l"從該些串列耦合的雙向移位寄存器的任一端移出時，執行一重置動作， 在該重置動作期間，該些串列耦合的雙向移位寄存器在中央位置者的邏輯狀態被重置"l"， 且其余該些串列耦合的雙向移位寄存器的邏輯狀態被重置為"0"。 前述的相位內插控制器，其更包含一平均電路，經配置以接收該第一信號與該第 二信號間的相位關系的該指示，并提供該第一信號與該第二信號間的相位關系的一平均指 示。 前述的相位內插控制器，其中當輸入端連續接收兩個相同相位關系的指示，該平 均電路將提供一第一平均指示；以及當輸入端連續接收兩個相異相位關系的指示，該平均電路將提供一第二平均指示。 前述的相位內插控制器，其更包含一溫度碼產生器，耦合于該些串列耦合雙向移 位寄存器的二輸出端以分別接收一遞增信號與一遞減信號。 本發明的目的及解決其技術問題還采用以下技術方案來實現。依據本發明提出的 一種相位內插控制器，適用于一時鐘與數據恢復電路，并且接收一指示，其中該指示為一第 一信號與一第二信號間的一相位關系，該相位內插控制器包含奇數個雙向移位寄存器，彼 此串列耦合，其中當該相位內插控制器所接收的該指示顯示該第一信號在相位上領先該第 二信號，則該些串列耦合的雙向移位寄存器將往其中一方向移動；以及當該相位內插控制 器所接收的該指示顯示該第一信號在相位上落后該第二信號，則該些串列耦合的雙向移位 寄存器將往另一方向移動。
本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。 前述的相位內插控制器，其中所述的指示包含一第三信號與一第四信號，其中當
該第一信號在相位上領先該第二信號，啟動該第三信號；以及當第一信號在相位上落后該
第二信號，啟動該第四信號。 前述的相位內插控制器，其中每當邏輯狀態"l"從該些串列耦合的雙向移位寄存 器的任一輸出端移出，執行一重置動作，在該重置動作期間，該些串列耦合的雙向移位寄存 器在中央位置者的邏輯狀態被重置為"l"，且其余該些串列耦合的雙向移位寄存器的邏輯 狀態被重置為"0"。 前述的相位內插控制器，其更包含一平均電路，經配置以接收該第一信號與該第 二信號間的相位關系的該指示；以及提供該第一信號與該第二信號間的相位關系的一平均 指示。 前述的相位內插控制器，其中當輸入端連續接收兩個相同相位關系的指示，該平 均電路將提供一第一平均指示；以及當輸入端連續接收兩個相異相位關系的指示，則該平 均電路將提供一第二平均指示。 前述的相位內插控制器，其更包含一溫度碼產生器，耦合于該些串列耦合的雙向 移位寄存器的二輸出端以分別接收一遞增信號與遞減信號。 本發明的目的及解決其技術問題另外再采用以下技術方案來實現。依據本發明提 出的一種相位內插控制器使用于一時鐘與數據恢復電路上，該相位內插控制器包含一第 一輸入端，其中當一第一信號在相位上領先一第二信號時，將接收一脈沖信號；一第二輸入 端，其中當該第一信號在相位上落后該第二信號時，將接收一脈沖信號；以及多個雙向移位 寄存器，彼此串列耦合，其中當該第一輸入端接收一脈沖信號，該些串列耦合的雙向移位寄 存器將往其中一方向移動；當該第二輸入端接收一脈沖信號，則該些串列耦合的雙向移位 寄存器將往另一方向移動。 本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。 前述的相位內插控制器，其中該些串列耦合的雙向移位寄存器的數量為奇數個，
而每當邏輯狀態"l"從該些串列耦合的雙向移位寄存器的任一輸出端移出時，執行一重置
動作，在該重置動作期間，該些串列耦合的雙向移位寄存器在中央位置者的邏輯狀態被重
置為"1"，且其余該些串列耦合的雙向移位寄存器的邏輯狀態被重置為"0"。 前述的相位內插控制器，其中當輸入端連續接收兩個相同相位關系的指示，該平均電路將提供一第一平均指示；以及當輸入端連續接收兩個相異相位關系的指示，則該平 均電路將提供一第二平均指示。 本發明與現有技術相比具有明顯的優點和有益效果。由以上可知，為達到上述目
的，本發明提供了一種相位內插控制器，適用于時鐘與數據恢復電路，以接收第一信號與第
二信號的相位關系的指示。上述相位內插控制器包含多個雙向移位寄存器，彼此串列耦合，
其中當相位內插控制器所接收到指示表示第一信號在相位上領先第二信號，則串列耦合的
雙向移位寄存器將往其中一方向移動；當相位內插控制器所接收的指示表示，第一信號在
相位上落后第二信號，則串列耦合的雙向移位寄存器將往另一方向移動。 根據本發明一實施例，相位內插控制器更包含脈沖平均電路，以平均所接收的指
示的相位關系，并且傳送至相位內插控制器中。 根據本發明一實施例，其中串列耦合的雙向移位寄存器的數量是可以動態變換。
借由上述技術方案，本發明相位內插控制器及其方法至少具有下列優點及有益效 果本發明揭露一種全數字相位內插控制器，其特性是可以準確控制且不受實施過程的差 異而有所影響。由于全數字相位內插控制器中的雜訊濾波頻帶可以動態調整，因此，使得全 數字相位內插控制器得以適用于更廣泛的應用選擇上，并且亦能縮短時鐘與數據恢復之間 的鎖定時間。 綜上所述，本發明在技術上有顯著的進步，并具有明顯的積極效果，誠為一新穎、 進步、實用的新設計。 上述說明僅是本發明技術方案的概述，為了能夠更清楚了解本發明的技術手段， 而可依照說明書的內容予以實施，并且為了讓本發明的上述和其他目的、特征和優點能夠 更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。
圖1是一種以時鐘與數據恢復電路為基礎的相位內插法的示意圖。 圖2是內插時鐘信號與輸入數據信號的匹配過程的時序圖。 圖3是圖1的相位內插中心所常見實行的電路圖。 圖4是依照本發明一較佳實施例的一種全數字相位內插控制器的方框圖。 圖5是一種使用圖4的脈沖平均模型的實行電路圖。 圖6是一種使用圖4中的數字濾波器來實行的有限狀態機的示意圖。 圖7是一種使用圖6的有限狀態機的實行電路圖。 圖8是一種可動態變換中間雙向移位寄存器數目的電路圖。100:時鐘與數據恢復電路544與門102:前級放大器532異或門110:相位檢測器600有限狀態機120:相位內插控制器602重置狀態130:相位內插中心613左移狀態140:輸出緩沖器615右移狀態400:全數字相位內插控制器624保持狀態410:脈沖平均模型700實施電路
7
420 :數字濾波器702 :雙向移位寄存器430 :溫度碼產生器704 :雙向移位寄存器502 :鎖存器706 :雙向移位寄存器504 :鎖存器712
:雙向移位寄存器522 :鎖存器722 :與門552 :鎖存器724 :與門554 :鎖存器802 :傳輸門對512 :與門804 :傳輸門對514 :與門812 :傳輸門對542 :與門
具體實施例方式
為更進一步闡述本發明為達成預定發明目的所采取的技術手段及功效，以下結合 附圖及較佳實施例，對依據本發明提出的相位內插控制器其具體實施方式
、結構、方法、步 驟、特征及其功效，詳細說明如后。 請參閱圖4所示，其是依照本發明一較佳實施例的全數字相位內插控制器400的 方框圖。全數字相位內插控制器400包含脈沖平均模型410、數字濾波器420及溫度碼產 生器430。其中，脈沖平均模型410將用以接收脈沖信號(例如早期信號及晚期信號)，并 且平均所接收的信號，例如若晚期信號產生于早期信號之后，則平均后的輸出信號將不會 產生脈沖信號，其中早期信號與晚期信號已于脈沖平均模型410中相互抵消。這種偶發性
的早期信號與晚期信號通常是由顫動雜訊所引起，然而脈沖平均模型可視作濾波器，用來 過濾掉這些顫動雜訊。當脈沖平均模型410連續接收到兩個早期信號，才將視之為真實信 號，并且傳送平均早期(AVERAGED EARLY)信號至數字濾波器420。同樣地，當脈沖平均模型 410連續接收到兩個晚期信號，才將視之為真實信號，并且傳送平均晚期(AVERAGED LATE) 信號至數字濾波器420。顯然地，脈沖平均模型410的功能并不受限于僅能平均兩個連續 脈沖信號。脈沖平均模型410亦可以平均任何偶數個連續脈沖信號，例如四個連續脈沖信 號。若所接收的連續脈沖信號數目越多，則脈沖平均模型對于顫動雜訊的敏感度就越低。
請參閱圖5所示，其是一種使用脈沖平均模型的實行電路圖。脈沖平均模型410 為一個簡單的邏輯電路，其中輸入端IN1和IN2分別耦合至早期信號和晚期信號，而輸出端 0UT1和0UT2則分別提供平均早期信號與平均晚期信號。上述的"耦合"是指直接連接或間 接連接，然而間接連接中所加入至少一個元件則是用來維持電路功能。
請繼續參閱圖5所示，若信號從輸入端IN1輸入，需通過二級鎖存器(即閂柄，以 下均稱為鎖存器)502及522電路，然而，若信號從輸入端IN2輸入僅需通過一級鎖存器504 電路。因此，相較于在節點D，信號在節點C具有一個時鐘周期的相位差。節點C和D分別 耦合至異或(XOR)門532的輸入端，其中異或門532的輸出端則分別控制與門(AND) 542及 544。當在第一個時鐘周期內，早期信號在輸入端IN1輸入，并且在第二個時鐘周期內，晚期 信號在輸入端IN2輸入，則節點C和D的邏輯狀態將相同，因此，異或門532的輸出邏輯狀態 為"O"，而關閉與門542和544。在這情況下，鎖存器552和554將不會鎖存任何脈沖信號， 并且輸出端0UT1和0UT2也不會產生任何平均早期脈沖信號或平均晚期脈沖信號。另一方面而言，當在第一個時鐘周期內，早期信號在輸入端IN1輸入，并在第二個時鐘周期內，早 期信號也在輸入端INI輸入，節點C和D的邏輯狀態則相異。因此，異或門532的輸出邏輯 狀態為"1 "，并開啟與門542和544。在這情況下，鎖存器552將會鎖存早期脈沖信號，并且 將產生平均早期脈沖信號于輸出端OUTl。 圖5中，雖然脈沖平均模型410是以一種簡單寄存器電路方式來實行，但熟習此技 藝者將能了解到，該脈沖平均模型410可以廣泛應用于其他多種電路中。
請繼續參閱圖4所示，當平均早期或平均晚期信號傳送至數字濾波器420，則數字 濾波器420將使重復接收的平均早期脈沖信號轉換為上(UP)脈沖信號或使重復接收的平 均晚期脈沖信號轉換為下(DOWN)脈沖信號。而上或下脈沖信號將傳送至溫度碼產生器430 以產生相位調諧位元。其中，溫度碼產生器430為一般常見的元件，并且溫度碼產生器430 的結構與操作方式亦是眾所皆知，因此，這里并沒有追述說明溫度碼產生器430的必要。然 而，本發明的重要關鍵之一為數字濾波器420的實行運用。 請參閱圖6所示，其是一種使用數字濾波器420的實行模型方框圖。有限狀態機 600的基本概念是延遲對于所接收的早期或晚期脈沖信號進行反應作用，以及使偶發性的 早期與晚期脈沖信號相互抵消，從而可以過濾造成早期與晚期脈沖信號的雜訊。上述的延 遲功能和相互抵消功能的實行，是藉由當輸入端接收到早期信號，使有限狀態機的狀態進 行左移，當輸入端接收到晚期信號，使有限狀態機的狀態進行右移，反之亦然。
請繼續參閱圖6所示，有限狀態機具有4種狀態，分別為重置狀態602、左移狀態 613、右移狀態615和保持狀態624。若輸入端接收到早期脈沖信號，則狀態即從重置狀態 602轉換至左移狀態613。若沒有接收到任何早期或晚期脈搏信號，則狀態停留在保持狀態 624。若接收到晚期脈沖信號，則狀態即從重置狀態602或保持狀態624將轉換至右移狀態 615。其中每當接收到一個早期脈沖信號，則造成一次往左移狀態613的轉換，其他亦然。 若狀態處于上邊界時(若欲產生"上脈沖信號"，是需要n個"連續平均早期脈沖信號"，則 "狀態處于上邊界"是指當已接收n-l個"連續平均早期脈沖信號"的狀態)，則當再接收到 任一個早期脈沖信號，將使得狀態轉換至重置狀態602，并且同時產生上脈沖信號輸出至溫 度碼產生器430(未顯示于圖6)。若狀態處于下邊界時(若欲產生"下脈沖信號"，是需要n 個"連續平均晚期脈沖信號"，則"狀態處于下邊界"是指當已接收n-l個"連續平均晚期脈 沖信號"的狀態)，則當再接收到任一個晚期脈沖信號，將使得狀態轉換至重置狀態602，并 且同時產生下脈沖信號輸出至溫度碼產生器430。 請參閱圖7所示，其是一種運用有限狀態機600的實行電路圖。例如，實施電路 700包含7個雙向移位寄存器單元702、704、706及712
，彼此串列耦合。上述這些寄 存器都是一般常見的雙向移位寄存器。藉由寄存器的儲存數據動作功能與雙向移位功能， 以分別實行有限狀態機600的保持功能、狀態左移或右移的功能。 繼續參閱第7圖，雙向移位寄存器單元702、704、706分別配置于中心、最左側和最 右側位元上。其中雙向移位寄存器單元712
的配置介于中心及最左側位元之間。雙 向移位寄存器單元704的輸出端耦合于與門722其中一個輸入端，而與門722將產生下脈 沖信號，并且輸出至溫度碼產生器430。雙向移位寄存器單位712[2:3]的配置介于中心和 最右側位元之間。雙向移位寄存器單元704的輸出端耦合于與門724其中一個輸入端，而 與門724將產生上脈沖信號，并且輸出至溫度碼產生器430。平均早期信號及平均晚期信號
9則同時傳送至每個雙向移位寄存器702、704、706或712
，以及傳送至與門722與724。 每接收到一個平均早期脈沖信號，雙向移位寄存器702、704、706或712
將往右移向一 位元；每接收到一個平均晚期脈沖信號，雙向移位寄存器702、704、706或712
將往左 移向一位元。若上或下脈沖信號產生邏輯狀態"l"則將激發重置信號，使得中心雙向移位 寄存器702的邏輯狀態被重置為"l"，同時其他雙向移位寄存器704、706和712的邏輯狀 態皆被重置為"0"。明顯地，欲使雙向移位寄存器702的邏輯狀態"l"移動至上脈沖信號 是需要四個連續平均早期脈沖信號；同樣地，欲使雙向移位寄存器702的邏輯狀態"l"移動 至下脈沖信號亦需要四個連續平均晚期脈沖信號。若平均早期脈沖信號和平均晚期脈沖信 號偶發性地產生出現，則狀態右移及狀態左移將相互抵銷。然而，惟有一致性的早期信號或 晚期信號才視為真實信號，而偶發性的早期信號和晚期信號皆視為雜訊，由此可知，實施電 路700具有可過濾雜訊信號的功能。此外，實施電路700的頻寬是由中間雙向移位寄存器 數目所決定，若中間雙向移位寄存器數目愈多，則過濾頻帶愈寬。中間雙向移位寄存器的配 置，是介于中心雙向移位寄存器702與最左側雙向移位寄存器704或中心雙向移位寄存器 702與最右側雙向移位寄存器706之間。 請參閱圖8所示，其是一種可動態變換中間雙向移位寄存器數目的電路圖。雙向 移位寄存器702、712[1]及712
是藉由傳輸門對802、804和812以相互間接連接。傳輸 門對為控制信號(CNTL)所控制。若控制信號的邏輯狀態為"1"時，則傳輸門對802、804將 開啟，而同時傳輸門對812將關閉。在這情況下，雙向移位寄存器702連接到雙向移位寄存 器712[1]，并且雙向移位寄存器712[1]連接到雙向移位寄存器712
。若控制信號的邏 輯狀態為"0"時，則傳輸門對802、804將關閉，而同時傳輸門對812將開啟。在這情況下， 雙向移位寄存器702連接到雙向移位寄存器712
，雙向移位寄存器712[1]則為旁路電 路。 圖8中，雖然僅有一個雙向移位寄存器712[1]可以動態變換為接合或旁路，然而
任何熟知此項技藝者皆能明了到，難以實現上述傳輸門電路設計于任意數量的雙向移位寄
存器中。此外，中間雙向移位寄存器數量將可以動態變換，不僅不受限于上述傳輸門電路設
計所限制，亦能在其他類型的電路設計(如多工器)中，達到同樣的效果。 通過動態變換中間雙向移位寄存器數目，數字濾波器420將可以動態調整過濾頻
寬。此外，亦可通過動態調整過濾頻寬，以縮短數據信號與時鐘信號之間的鎖定時間，例如
在一開始先調整數字濾波器使具有較大的過濾頻寬，而當輸入數據信號和時鐘信號相位趨
于一致時，即調整減少過濾頻寬，以縮短鎖定時間。 請繼續參閱圖4所示，熟知此項技藝者應了解到，雖然亦可藉由實施電路700來實 行脈沖平均模型410，卻將會相對顯得復雜許多。此外，脈沖平均模型410及數字濾波器420 皆具有濾波的功能，其中第一級脈沖平均模型410將能過濾掉偶發于早期信號和晚期信號 中的雜訊，而數字濾波器420則具有動態控制過濾頻寬的特性，除了能夠更廣泛應用之外， 亦能縮短鎖定時間。另外，由于脈沖平均模型410與數字濾波器420皆完全由數字電路所 構成，相位內插控制器400將可以精確控制且不為實施過程的變化所影響。
以上所述，僅是本發明的較佳實施例而已，并非對本發明作任何形式上的限制，雖 然本發明已以較佳實施例揭露如上，然而并非用以限定本發明，任何熟悉本專業的技術人 員，在不脫離本發明技術方案范圍內，當可利用上述揭示的方法及技術內容作出些許的更
10動或修飾為等同變化的等效實施例，但凡是未脫離本發明技術方案的內容，依據本發明的 技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發明技術方案 的范圍內。
權利要求
一種相位內插控制器，適用于一時鐘與數據恢復電路，并且接收一指示，其中該指示為一第一信號與一第二信號間的一相位關系，其特征在于該相位內插控制器包含多個雙向移位寄存器，彼此串列耦合，其中當該相位內插控制器所接收的該指示顯示該第一信號在相位上領先該第二信號，則該些串列耦合的雙向移位寄存器將往其中一方向移動；以及當該相位內插控制器所接收的該指示顯示該第一信號在相位上落后該第二信號，則該些串列耦合的雙向移位寄存器將往另一方向移動。
2. 根據權利要求1所述的相位內插控制器，其特征在于其中所述的指示包含一第三信 號與一第四信號，其中當該第一信號在相位上領先該第二信號時，啟動該第三信號；以及當 該第一信號在相位上落后該第二信號時，啟動該第四信號。
3. 根據權利要求1所述的相位內插控制器，其特征在于，其中該些串列耦合的雙向移 位寄存器的數量為奇數個，而每當邏輯狀態"l"從該些串列耦合的雙向移位寄存器的任一 端移出時，執行一重置動作，在該重置動作期間，該些串列耦合的雙向移位寄存器在中央位 置者的邏輯狀態被重置"l"，且其余該些串列耦合的雙向移位寄存器的邏輯狀態被重置為 "0"。
4. 根據權利要求1所述的相位內插控制器，其特征在于其更包含一平均電路，經配置以接收該第一信號與該第二信號間的相位關系的該指示，并提供 該第一信號與該第二信號間的相位關系的一平均指示。
5. 根據權利要求4所述的相位內插控制器，其特征在于，其中當輸入端連續接收兩個 相同相位關系的指示，該平均電路將提供一第一平均指示；以及當輸入端連續接收兩個相 異相位關系的指示，該平均電路將提供一第二平均指示。
6. 根據權利要求1所述的相位內插控制器，其特征在于其更包含一溫度碼產生器，耦 合于該些串列耦合雙向移位寄存器的二輸出端以分別接收一遞增信號與一遞減信號。
7. —種相位內插控制器，適用于一時鐘與數據恢復電路，并且接收一指示，其中該指示 為一第一信號與一第二信號間的一相位關系，其特征在于該相位內插控制器包含奇數個雙向移位寄存器，彼此串列耦合，其中當該相位內插控制器所接收的該指示顯 示該第一信號在相位上領先該第二信號，則該些串列耦合的雙向移位寄存器將往其中一方 向移動；以及當該相位內插控制器所接收的該指示顯示該第一信號在相位上落后該第二信號，則該 些串列耦合的雙向移位寄存器將往另一方向移動。
8. 根據權利要求7所述的相位內插控制器，其特征在于其中所述的指示包含一第三信 號與一第四信號，其中當該第一信號在相位上領先該第二信號，啟動該第三信號；以及當第 一信號在相位上落后該第二信號，啟動該第四信號。
9. 根據權利要求8所述的相位內插控制器，其特征在于，其中每當邏輯狀態"1"從該些串列耦合的雙向移位寄存器的任一輸出端移出，執行一重置動作，在該重置動作期間，該些 串列耦合的雙向移位寄存器在中央位置者的邏輯狀態被重置為"l"，且其余該些串列耦合 的雙向移位寄存器的邏輯狀態被重置為"0"。
10. 根據權利要求7所述的相位內插控制器，其特征在于其更包含一平均電路，經配置以接收該第一信號與該第二信號間的相位關系的該指示；以及提供該第一信號與該第二信號間的相位關系的一平均指示。
11. 根據權利要求io所述的相位內插控制器，其特征在于，其中當輸入端連續接收兩個相同相位關系的指示，該平均電路將提供一第一平均指示；以及當輸入端連續接收兩個 相異相位關系的指示，則該平均電路將提供一第二平均指示。
12. 根據權利要求7所述的相位內插控制器，其特征在于其更包含 一溫度碼產生器，耦合于該些串列耦合的雙向移位寄存器的二輸出端以分別接收一遞增信號與遞減信號。
13. —種相位內插控制器使用于一時鐘與數據恢復電路上，其特征在于該相位內插控 制器包含一第一輸入端，其中當一第一信號在相位上領先一第二信號時，將接收一脈沖信號； 一第二輸入端，其中當該第一信號在相位上落后該第二信號時，將接收一脈沖信號；以及多個雙向移位寄存器，彼此串列耦合，其中當該第一輸入端接收一脈沖信號，該些串列 耦合的雙向移位寄存器將往其中一方向移動；當該第二輸入端接收一脈沖信號，則該些串 列耦合的雙向移位寄存器將往另一方向移動。
14. 根據權利要求13所述的相位內插控制器，其特征在于，其中該些串列耦合的雙向 移位寄存器的數量為奇數個，而每當邏輯狀態"l"從該些串列耦合的雙向移位寄存器的任 一輸出端移出時，執行一重置動作，在該重置動作期間，該些串列耦合的雙向移位寄存器在 中央位置者的邏輯狀態被重置為"l"，且其余該些串列耦合的雙向移位寄存器的邏輯狀態 被重置為"0"。
15. 根據權利要求14所述的相位內插控制器，其特征在于，其中當輸入端連續接收兩 個相同相位關系的指示，該平均電路將提供一第一平均指示；以及當輸入端連續接收兩個 相異相位關系的指示，則該平均電路將提供一第二平均指示。
全文摘要
本發明是有關于一種相位內插控制器，適用于時鐘與數據恢復電路中，以接收第一信號與第二信號的相位關系的指示。上述相位內插控制器包含多個雙向移位寄存器，彼此串列耦合，其中當相位內插控制器所接收到指示顯示第一信號在相位上領先第二信號，則多個串列耦合的雙向移位寄存器將往其中一方向移動；當相位內插控制器所接收的指示顯示第一信號在相位上落后第二信號，則多個串列耦合的雙向移位寄存器將往另一方向移動。
文檔編號H03L1/02GK101729234SQ20091012932
公開日2010年6月9日 申請日期2009年3月20日 優先權日2008年10月20日
發明者簡駿業 申請人:臺灣積體電路制造股份有限公司