專利名稱：T型開關結構的64選1模擬開關電路的制作方法
技術領域：
本發明涉及一種64選1模擬開關電路，特別是涉及一種具有T型開關結構的64選1模擬開關。它直接應用的領域是數據采集系統的前端，實現對64路模擬輸入的選擇切換處理；還可對64路的數碼信號進行分時采集，實現對多路數碼的采編處理。
背景技術：
常見的多路模擬丌關是16路及以下的多通道開關電路，通常的16選1開關是16個模擬開關組成，16個輸出端連接在一起，16個模擬開關的輸入連接不同的模擬輸入信號，四位地址碼結合使能信號通過4-16線譯碼器產生16個數字輸出，選通16路開關中的任一路。具有T型開關結構的64輸入選1模擬開關電路還未見國內外的報道。
發明內容
本發明所要解決的技術問題在于發明一種具有T型開關結構的64輸入選1模擬開關電路。本發明解決上述技術問題所采取的技術方案在于，本發明的一種T型開關結構的64選1模擬開關電路，它包括
四個16選1模擬開關單元1ofl6—1、 1ofl6—2、 lofl6—3、 lofl6—4 ,它們的輸入端分別為inl inl6、 inl7 in32、 in33 in48、 in49 in64;禾U
組成4選1模擬開關單元的四個模擬丌關單元SW1、 SW2、 SW3、 SW4，每個模擬開關單元分別包含一個傳輸開關單元和一個接地開關單元，每個傳輸開關單元的輸入端分別與四個16選1模擬開關lofl6_l~lofl6_4的四個輸出端out_ i中對應的一個連接，四個傳輸開關單元的輸出端與所述T型開關結構的64選1模擬開關電路的輸出端out相連；在傳輸開關單元的輸入端和對應out_ i端的連接點上有一個接地開關單元連接到地，即在每個信號通路的兩個開關的中間連接點有一個接地開關單元，構成了T型開關結構；和
三個電平轉換電路單元D5、 D6、 D7和一個譯碼器decodel，其中，D5、 D6、 D7的輸入端是六位地址碼的最高兩位A5、 A6和地址使能信號AE這三個TTL電平信號，輸出三個0V Vcc的CMOS電平信號并連接到譯碼器decodel的輸入端，譯碼器decodel輸出的四個輸出數字信號分別與四個開關單元SW1 SW4的控制輸入端連接，譯碼器decodel輸出的這四個數字信號同時又分別與四個16選1模擬開關lofl6—l lofl6_4的地址使能控制端en連接；禾口四個電平轉換電路單元D1、 D2、 D3、 D4，其中，Dl、 D2、 D3、 D4的輸入端分別與六位地址碼的低四位地址碼A4、 A3、 A2、 Al相連，它們將TTL電平轉換為0 V VCC的CMOS電平輸出信號An4、 An3、 An2、 Anl，并行地連接到四個16選1模擬開關lofl6—l lofl6_4中的譯碼器"decode2"的輸入端；
當譯碼器decodel輸出的四個輸出數字信號中某一個有效時，4選1模擬開關中的四個開關單元SW1 SW4中的相應的一路傳輸開關導通，同時與之對應的這個16選1模擬開關的地址使能控制信號也有效，并結合六位地址碼的低四位地址碼A4、 A3、 A2、 Al，選通四個16選1模擬開關1ofl6J lofl6—4中的某一路開關導通，形成了一個由兩開關串接的信號通道，在六位地址碼結合使能信號AE的控制下，所述T型開關結構的64選1模擬開關電路可以選通64路開關通路的任一路。
所述四個16選1模擬丌關單元lofl6—l~lofl6_4均為相同結構，包括
16個開關單元cdll ce1116和一個譯碼器decode2，其中，譯碼器decode2的輸入端分別與en、 An4、 An3、 An2、 Anl相連，譯碼器decode2的數字輸出端分別與16個開關單元cell1 cel116相連，16個開關單元celll ce1116的模擬信號輸入端分別與inl inl6相連，16個開關單元cem cel116的模擬信號輸出端與out— i相連，譯碼器decode2采用單電源Vcc，開關單元celll ce1116采用雙電源即正電源Vcc和負電源VEE。
所述16個開關單元celll ce1116均為相同結構，包括
NMOS管NS、 PMOS管PS、 NMOS管N6、 PMOS管P6、電阻R3、電阻R4，和作第一級倒相的PMOS管Pl、 NMOS管Nl,和作第二級觸發器結構的PMOS管P2、 PMOS管P3、 NMOS管N2、 NMOS管N3、電阻Rl、電阻R2,和作第三級觸發器結構的PMOS管P4、PMOS管P5、 NMOS管N4、 NMOS管N5;
其中，NS和PS的源漏極分別連在一起構成CMOS開關，其輸入端in j就是16選1模擬開關單元的一個模擬輸入端，并與P6的源極相連，其輸出端為out一i， N6的源極與負電源VEE連接，P6、 N6的漏極通過限流電阻R3、 R4接在一起，R3、 R4之間的連接點與NS的襯底連接，PS的襯底與正電源Vcc連接，PS的柵極與P6、 N6的柵極連接在一起，并與P4和N4漏極的連接點相連，還與N5的柵極相連，NS的柵極與P5和N5漏極的連接點相連，還與N4的柵極相連；N4和N5的源極與負電源Vee逢接，P4和P5的源極與正電源Vcc連接，P5的柵極與P2的柵極連接在一起，并與P3漏極和R2之間的連接點相連，P4的柵極與P3的柵連接在一起，并與P2漏極和Rl之間的連接點相連，N2的漏極與Rl相連，N3的漏極與R2相連，N2和N3的源極連接到地，P2和P3的源極連接到正電源Vcc， N3的柵級與Pl和N1的柵極連接在一起，并與數字輸入端Dn相連，Dn對應于譯碼器decode2的輸出端，N2的柵極與Nl和Pl漏極的連接點相連，Nl的源極連接到地，Pl的源極連接到正電源Vcc。所述譯碼器decode2為常規的4-16線譯碼器。所述組成4選1模擬開關單元的四個模擬開關單元SW1、 SW2、 SW3、 SW4均為相同結構，每個模擬開關單元內含一個傳輸開關單元和一個接地開關單元，
傳輸開關單元，包括NMOS管NSa、 PMOS管PSa、 NMOS管N6a、 PMOS管P6a、電阻R3a、電阻R4a，和作第一級倒相的PMOS管Pla、 NMOS管Nla，和作第二級觸發器結構的PMOS管P2a、 PMOS管P3a、 NMOS管N2a、 NMOS管N3a、電阻Rla、電阻R2a,和作第三級觸發器結構的PMOS管P4a、 PMOS管P5a、 NMOS管N4a、 NMOS管N5a;
其中，NSa和PSa的源漏極分別連在一起構成CMOS開關，其輸入端為in—2i，并與P6a的源極相連，其輸出端與64選1模擬開關電路的總的輸出端out相連，N6a的源極與負電源Vee逢接，P6a、 N6a的漏極通過限流電阻R3a、 R4a接在一起，R3a、 R4a之間的連接點與NSa的襯底連接，PSa的襯底與正電源Vcc連接，PSa的柵極與P6a、 N6a的柵極連接在一起，并與P4a和N4a漏極的連接點相連，還與N5a的柵極相連，NSa的柵極與P5a和N5a漏極的連接點相連，還與N4a的柵極相連；N4a和N5a的源極與負電源vee連接，P4a和P5a的源極與正電源Vcc連接，P5a的柵極與P2a的柵極連接在一起，并與P3a漏極和R2a之間的連接點相連，P4a的柵極與P3a的柵連接在一起，并與P2a漏極和Rla之間的連接點相連，N2a的漏極與Rla相連，N3a的漏極與R2a相連，N2a和N3a的源極連接到地，P2a和P3a的源極連接到正電源Vcc， N3a的柵級與Pla和Nla的柵極連接在一起，并與數字輸入端Di相連，Di對應于譯碼器decodel的輸出端，N2a的柵極與Nla和Pla漏極的連接點相連，Nla的源極連接到地，Pla的源極連接到正電源Vcc;
接地開關單元，包括NMOS管NSb、 PMOS管PSb、 NMOS管N6b、 PMOS管P6b、電阻R3b、電阻R4b,和作第一級觸發器結構的PMOS管P2b、 PMOS管P3b、 NMOS管N2b、NMOS管N3b、電阻Rlb、電阻R2b，和作后一級觸發器結構的PMOS管P4b、 PMOS管P5b、NMOS管N4b、 NMOS管N5b;
其中，NSb和PSb的源漏極分別連在一起構成CMOS開關，其輸入端接地，并與P6b的源極相連，其輸出端與第一組開關單元的輸入端in—2i相連，N6b的源極與負電源Vee連接，P6b、 N6b的漏極通過限流電阻R3b、 R4b接在一起，R3b、 R4b之間的連接點與NSb的襯底連接，PSb的襯底與正電源Vcc連接，PSb的柵極與P6b、 N6b的柵極連接在一起，并與P5b和N5b漏極的連接點相連，還與N4b的柵極相連，NSb的柵極與P4b和N4b漏極的連接點相連，還與N5b的柵極相連；N4b和N5b的源極與負電源Vee連接，P4b和P5b的源極與正電源Vcc連接，P5b的柵極與P2b的柵極連接在一起，并與P3b漏極和R2b之間的連接點相連，P4b的柵極與P3b的柵連接在一起，并與P2b漏極和Rlb之間的連接點相連，N2b的漏極與Rlb相連，N3b的漏極與R2b相連，N2b和N3b的源極連接到地，P2b和P3b的源極連接到正電源Vcc;
兩組開關單元之間，接地開關單元中的N2b的柵極與傳輸開關單元中的N2a的柵極相連，接地開關單元中的N3b的柵極與傳輸開關單元中的N3a的柵極相連，即N3b的柵極也與數字 輸入端Di相連，使加在接地開關單元的控制時序與加在傳輸開關單元的控制時序相反。
所述譯碼器decodel為常規的2-4線譯碼器。
所述輸入電平轉換器單元D1 D7均為相同結構，包括
作第一級倒相器的PMOS管POl、 NMOS管NOl，和作第二級倒相器的PMOS管P02、 NMOS管N02，和作為加速管的PMOS管P03，其中，輸入端An—in與所述六位地址碼Al A6以及地址使能信號AE中的任一個連接，輸出端An是譯碼器decode2的輸入端Anl An6 及AEn中的任一個，P02、 N02的柵極與POl、 N01的漏極相連，輸出端An還與P03的柵極 相連，P03的漏極與P01和N01漏極連接點相連，P03的源極接正電源Vcc。
有益效果
本發明的T型開關結構的64選1模擬開關電路具有以下特點
1) 本發明電路的工作電壓為土15V，傳輸的模擬信號范圍土10V，電路分為四組，每組 由一個16選1模擬開關單元和4選1模擬開關單元中的一個傳輸開關單元級聯而成，在內部 連接點有一個丌關接地，構成T型開關結構。
2) 本電路的選擇控制功能由兩種譯碼器來實現，第一種是一個2-4線譯碼器decodel, 其輸入端是An6、 An5和使能端AEn，四個輸出信號選通4選1開關中的任一路，四個輸出 信號是模擬開關單元SW1 SW4的控制信號Di和相對應的16選1模擬開關單元的使能信號 en;第二種譯碼器是四個4-16線譯碼器decode2，每個16選1模擬開關中都包含一個譯碼器 decode2，每個譯碼器具有相同的地址輸入An4 Anl和不同的使能信號輸入，在同一時刻只 能選通64路中的任一路。
因此，本發明的T型開關結構的64選1模擬開關電路，可提高開關的通斷比10dB以上， 降低各路通道之間的串擾10dB以上，同時，由于本發明電路的這種結構，還十分有利于版 圖布局，可使64個輸入端分布在芯片的四周。
圖1是本發明的T型開關結構的64選1的模擬開關電路的電路框圖； 圖2是本發明圖1中的16選1模擬開關單元11ofl6—1~10116_4之一的電路框圖； 圖3是本發明圖2中的開關單元celll ce1116之一的電路圖； 圖4是本發明圖2中的譯碼器decode2的電路框圖5是本發明圖1中的組成.4選1模擬開關單元的四個模擬開關單元SW1 SW4之一的 電路圖6是本發明圖1中的譯碼器decodel的電路框圖；圖7是本發明圖1中的電平轉換電路單元D1 D7之一的電路圖。
具體實施例方式
本發明具體實施的T型開關結構的64輸入選1模擬開關電路的電路框圖如圖1所示，它 主要由四個16選1模擬開關單元lofl6_l~lofl6_4、構成4選1模擬開關單元的四個開關單 元SW1 SW4、七個電平轉換電路單元Dl D7和一個譯碼器decodel組成。它的具體結構和 連接關系、作用關系與本說明書的發明內容部分相同，此處不再重復。
本發明的具體實施方式
不僅限于下面的描述，現結合附圖加以進一步說明。
本發明的T型開關結構的64選1的模擬開關電路的電路框圖如圖1所示。整個電路分為 四組，每組由1ofl6—1 1ofl6一4中的一個16選1模擬開關單元和4選1模擬開關單元SW1 SW4 中的一個傳輸開關單元級聯而成，在傳輸開關單元的輸入端和對應out— i端的連接點上有一 個接地開關單元連接到地，即在每個信號通路的兩個開關的中間連接點有一個接地開關單元， 構成了 T型開關結構，即組成了 T型開關結構的64輸入選1模擬開關電路。
圖1中，decodel的四個輸出數字信號不僅是4選1模擬開關的四個開關單元SW1 SW4 的控制信號，也是相應的四個16選l模擬開關單元lofl6—卜lofl6一4的使能信號en，在同一 時刻，它只能選通64路中的任一路。圖1中的D1 D7是電平轉換電路，將地址使能端AE 和地址碼A6 A1的TTL或5VCMOS電平的輸入信號轉換成0 VDD的CMOS電平信號。
本發明圖1中的16選1模擬開關單元llofl6—l~lofl6_4之一的電路框圖如圖2所示。 圖2中，4-16線譯碼器decode2有四個地址碼輸入端Anl、 An2、 An3、 An4和使能信號端en， 產生16個輸出，選通16選1模擬開關單元1ofl6一l lof16—4中的任一路開關，四位地址碼 為四個16選1模擬開關單元共用，使能信號en分別來自2-4線譯碼器decodel的相應輸出。 開關單元celll celll6的信號輸入端分別是inl、 in2......inl6,所有輸出端都連接到out—i。
本發明圖2中的開關單元celll celll6之一的電路圖如圖3所示。圖3中，NMOS管NS 和PMOS管PS構成傳輸開關，P6、 N6、 R3、 R4構成偏置電壓產生電路，使NS的襯底偏置 電壓在開關導通時等于輸入電壓，在開關截止時，等于負電源電壓VEE，以消除開關的襯偏 效應。在開關的前面有三級時鐘驅動電路，第一級包括PMOS管Pl、 NMOS管Nl，構成倒 相器，第二級包括PMOS管P2、 PMOS管P3、 NMOS管N2、 NMOS管N3、電阻R1、電阻 R2，構成觸發器結構，它們的NMOS管源端接地，輸入數字信號Dn來自所在16選1模擬 開關單元中的4-16線譯碼器decode2的輸出，第二級觸發器結構中的Rl、 R2取值不同，產 生兩相不交疊時鐘，使16路開關的導通時間不交疊，第三級包括PMOS管P4、 PMOS管P5、 NMOS管N4、 NMOS管N5，也為觸發器結構，NMOS管源端接負電源VEE，產生正負脈沖 驅動模擬開關。本發明圖2中的譯碼器decode2的電路框圖如圖4所示。圖4中，所述譯碼器decode2為 常規的4-16線譯碼器，包括四個緩沖輸入電路單元B1 B4和16個譯碼單元al a16，其中， B1 B4功能結構完全相同，均有兩個輸入端，其中一端接使能輸入端en， en信號來自2-4線 譯碼器decodel輸出，另一端接Anl An4中的任一個，兩個輸出端產生四組互補脈沖信號， 分別與al al6的輸入端連接，連接關系與常規的4-16線譯碼器的連接相同，al al6中，al 是五輸入與門，其中有一個輸入端接en，其余均為四輸入與門，它們的輸出分別與對應的16 選1模擬開關單元的控制信號輸入端Dn相連。
本發明圖1中的組成4選1模擬開關單元的四個開關單元SW1 SW4之一的電路圖如圖 5所示，四個模擬開關單元SW1、 SW2、 SW3、 SW4均為相同結構，每個模擬開關單元內含 一個傳輸開關單元和一個接地開關單元；
傳輸開關單元，包括開關管和襯底偏置產生電路，即包括NSa、 PSa、 P6a、 N6a、 R3a、 R4a，三個控制時鐘驅動級包括Pla、 P2a、 P3a、 P4a、 P5a、 Nla、 N2a、 N3a、 N4a、 N5a、 Rla、 R2a。傳輸開關單元與所述開關單元celll ce1116的電路結構完全相同，內部連接也相同， 其輸出端與64選1模擬開關單元的輸出端out相連，其輸入端為in—2i,與對應的16選1模 擬開關單元的輸出out_i相連，其數字輸入端Di與對應的譯碼器decodel的輸出端連接；和
接地開關單元，包括開關管和襯底偏置產生電路，即包括NSb、 PSb、 P6b、 N6b、 R3b、 R4b,兩個控制時鐘驅動級包括P2b、 P3b、 P4b、 P5b、 N2b、 N3b、 N4b、 N5b、 Rlb、 R2b。 接地開關單元除沒有傳輸開關單元的作一級倒相器用的Pla、 Nla夕卜，其余部分與傳輸開關 單元完全相同，不同之處是接地開關單元中的NSb和P6b、 N6b的柵極與P5b、 N5b漏極的 連接點相連，NSb的柵極與P4b、 N4b漏極的連接點相連，使接地開關單元中驅動開關管的 控制時序與傳輸開關單元中驅動開關管的控制時序相反，接地開關管與P6b的漏端連接的-端接地，另一端與in一2i相連。
兩組開關單元中，接地開關單元的N2b的柵極與傳輸開關單元中N2a的柵極相連，接地 開關單元的N3b的柵極與傳輸開關單元中N3a的柵極相連。
當4選1模擬開關單元中的四個開關單元SW1 SW4中的某一路開關單元內的傳輸開關 單元導通時，與該路傳輸開關單元對應的16選1模擬開關單元中也有一路開關單元被選通， 處于導通狀態，形成一個由兩個開關單元級聯的信號傳輸通道；其余三路開關單元內的傳輸 開關斷開，這三路開關單元中的接地開關單元導通接地，因此，大大減小了對該路處于導通 狀態的開關通道的耦合串擾；當4選1模擬開關的四個模擬開關單元SW1 SW4中的傳輸開 關管都斷開時，此時對應連接的四個16選1開關中的所有開關也都斷開，四個模擬開關單元 SW1 SW4中的接地開關都接地，此時就屏蔽了輸入信號對輸出端的耦合干擾，提高了開關 的通斷比。
本發明圖1中的譯碼器decodel的電路框圖如圖6所示。圖6中，所述譯碼器decodel為常規的2-4線譯碼器，包括兩個緩沖輸入電路單元dl、 d2和4個譯碼單元Cl C4，其中， dl、 d2功能結構完全相同，均有兩個輸入端，其中一端接AEn,另一端接An6或An5，兩個 輸出端產生兩對互補脈沖信號，分別與C1 C4的輸入端連接，連接關系與常規的2-4線譯碼 器的連接關系相同，C1 C4中，Cl是三輸入與門，其中有一個輸入端接AEn，其余均為二輸 入與門，它們的四個輸出DOl、 D02、 D03、 D04分別與對應的4選1模擬開關單元的數字輸 入端Di和對應的16選1模擬開關單元的使能控制端相連。
本發明圖1中的電平轉換電路單元D1 D7之一的電路圖如圖7所示。第一級倒相器的是 PMOS管POl、 NMOS管NOl，作第二級倒相器的是PMOS管P02、 NMOS管N02，與P01 并聯了一個PMOS管P03，以加快電平轉換的下降速度，它的柵極與第二極倒相的輸出連接。 POl、 P03這兩個PMOS管為倒比管，寬長比分別為14|um/20(im, 14pm/42pm , NMOS管 N01為比值大的正比管如140pm /9pm，利用第一級倒相器的分壓原理，當輸入為TTL或 5VCM0S電平信號時，第二級輸出0-15V的CMOS電平信號。
本發明的制造工藝為通用的硅柵P阱的6 pm CMOS工藝。
本發明電路中的PMOS、 NMOS管的基本參數為
增強型NMOS管的陶值電壓VT: 0.8 1.2V,源漏間電壓VDS》34V; 增強型PMOS管的閾值電壓Vt: -1.2 -1.6V,源漏間電壓Vos^34V;
增強型NMOS管、PMOS管的柵氧厚度90nm 100nm;
P01的寬長比14(am/20^un;
P03的寬長比14tai/42 Wn。
權利要求
1.一種T型開關結構的64選1模擬開關電路，其特征在于包括四個16選1模擬開關單元1of16_1、1of16_2、1of16_3、1of16_4，它們的輸入端分別為in1～in16、in17～in32、in33～in48、in49～in64；和組成4選1模擬開關單元的四個模擬開關單元SW1、SW2、SW3、SW4，每個模擬開關單元分別包含一個傳輸開關單元和一個接地開關單元，每個傳輸開關單元的輸入端分別與四個16選1模擬開關1of16_1～1of16_4的四個輸出端out_i中對應的一個連接，四個傳輸開關單元的輸出端與所述T型開關結構的64選1模擬開關電路的輸出端out相連；在傳輸開關單元的輸入端和對應out_i端的連接點上有一個接地開關單元連接到地，即在每個信號通路的兩個開關的中間連接點有一個接地開關單元，構成了T型開關結構；和三個電平轉換電路單元D5、D6、D7和一個譯碼器decode1，其中，D5、D6、D7的輸入端是六位地址碼的最高兩位A5、A6和地址使能信號AE這三個TTL電平信號，輸出三個0V～VCC的CMOS電平信號并連接到譯碼器decode1的輸入端，譯碼器decode1輸出的四個輸出數字信號分別與四個開關單元SW1～SW4的控制輸入端連接，譯碼器decode1輸出的這四個數字信號同時又分別與四個16選1模擬開關1of16_1～1of16_4的地址使能控制端en連接；和四個電平轉換電路單元D1、D2、D3、D4，其中，D1、D2、D3、D4的輸入端分別與六位地址碼的低四位地址碼A4、A3、A2、A1相連，它們將TTL電平轉換為0V～VCC的CMOS電平輸出信號An4、An3、An2、An1，并行地連接到四個16選1模擬開關1of16_1～1of16_4中的譯碼器“decode2”的輸入端；當譯碼器decode1輸出的四個輸出數字信號中某一個有效時，4選1模擬開關中的四個開關單元SW1～SW4中的相應的一路傳輸開關導通，同時與之對應的這個16選1模擬開關的地址使能控制信號也有效，并結合六位地址碼的低四位地址碼A4、A3、A2、A1，選通四個16選1模擬開關1of16_1～1of16_4中的某一路開關導通，形成了一個由兩開關串接的信號通道，在六位地址碼結合使能信號AE的控制下，所述T型開關結構的64選1模擬開關電路可以選通64路開關通路的任一路。
2. 根據權利要求1所述的T型開關結構的64選1模擬開關電路，其特征在于所述四個16選1模擬開關單元lofl6_l~lofl6_4均為相同結構，包括16個開關單元cdll ce1116和一個譯碼器decode2，其中，譯碼器decode2的輸入端分別與en、 An4、 An3、 An2、 Anl相連，譯碼器decode2的數字輸出端分別與16個開關單元cell1 ceU16相連，16個開關單兀cdll cd116的模擬信號輸入端分別與inl inl6相連，16個開關單元celll ce1116的模擬信號輸出端與out— i相連，譯碼器decode2采用單電源Vcc，開關單元celll ce1116采用雙電源即正電源Vcc和負電源VEE。
3. 根據權利要求2所述的T型開關結構的64選1模擬開關電路，其特征在于所述16個開關單元celll celll6均為相同結構，包括NMOS管NS、 PMOS管PS、 NMOS管N6、 PMOS管P6、電阻R3、電阻R4，和作第一級倒相的PMOS管Pl、 NMOS管Nl，和作第二級觸發器結構的PMOS管P2、 PMOS管P3、 NMOS管N2、 NMOS管N3、電阻Rl 、電阻R2，和作第三級觸發器結構的PMOS管P4、PMOS管P5、雨OS管N4、麗OS管N5;其中，NS和PS的源漏極分別連在一起構成CMOS開關，其輸入端in —i就是16選1模擬開關單元的一個模擬輸入端，并與P6的源極相連，其輸出端為ont—i, N6的源極與負電源VEE連接，P6、 N6的漏極通過限流電阻R3、 R4接在一起，R3、 R4之間的連接點與NS的襯底連接，PS的襯底與正電源Vcc連接，PS的柵極與P6、 N6的柵極連接在一起，并與P4和N4漏極的連接點相連，還與N5的柵極相連，NS的柵極與P5和N5漏極的連接點相連，還與N4的柵極相連；N4和N5的源極與負電源VEE連接，P4和P5的源極與正電源Vcc連接，P5的柵極與P2的柵極連接在一起，并與P3漏極和R2之間的連接點相連，P4的柵極與P3的柵連接在一起，并與P2漏極和Rl之間的連接點相連，N2的漏極與Rl相連，N3的漏極與R2相連，N2和N3的源極連接到地，P2和P3的源極連接到正電源Vcc， N3的柵級與Pl和Nl的柵極連接在一起，并與數字輸入端Dn相連，Dn對應于譯碼器decode2的輸出端，N2的柵極與Nl和Pl漏極的連接點相連，Nl的源極連接到地，Pl的源極連接到正電源Vcc。
4. 根據權利要求2所述的T型開關結構的64選1模擬開關電路，其特征在于所述譯碼器decode2為常規的4-16線譯碼器。
5. 根據權利要求1所述的T型開關結構的64選1模擬開關電路，其特征在于所述組成4選1模擬開關單元的四個模擬開關單元SW1、 SW2、 SW3、 SW4均為相同結構，每個模擬開關單元內含一個傳輸開關單元和一個接地開關單元，傳輸開關單元，包括NMOS管NSa、 PMOS管PSa、 NMOS管N6a、 PMOS管P6a、電阻R3a、電阻R4a，和作第一級倒相的PMOS管Pla、 NMOS管Nla，和作第二級觸發器結構的PMOS管P2a、 PMOS管P3a、 NMOS管N2a、 NMOS管N3a、電阻Rla、電阻R2a，和作第三級觸發器結構的PMOS管P4a、 PMOS管P5a、 NMOS管N4a、 NMOS管N5a:其中，NSa和PSa的源漏極分別連在一起構成CMOS開關，其輸入端為in_2i，并與P6a的源極相連，其輸出端與64選1模擬開關電路的總的輸出端out相連，N6a的源極與負電源Vee連接，P6a、 N6a的漏極通過限流電阻R3a、 R4a接在一起，R3a、 R4a之間的連接點與NSa的襯底連接，PSa的襯底與正電源Vcc連接，PSa的柵極與P6a、 N6a的柵極連接在一起，并與P4a和N4a漏極的連接點相連，還與N5a的柵極相連，NSa的柵極與P5a和N5a漏極的連接點相連，還與N4a的柵極相連；N4a和N5a的源極與負電源vee連接，P4a和P5a的源極與正電源Vcc連接，P5a的柵極與P2a的柵極連接在一起，并與P3a漏極和R2a之間的連接點相連，P4a的柵極與P3a的柵連接在一起，并與P2a漏極和Rla之間的連接點相連，N2a的漏極與Rla相連，N3a的漏極與R2a相連，N2a和N3a的源極連接到地，P2a和P3a的源極連接到正電源Vcc， N3a的柵級與Pla和Nla的柵極連接在一起，并與數字輸入端Di相連，Di對應于譯碼器decodel的輸出端，N2a的柵極與Nla和Pla漏極的連接點相連，NIa的源 極連接到地，Pla的源極連接到正電源Vcc;接地開關單元，包括NMOS管NSb、 PMOS管PSb、 NMOS管N6b、 PMOS管P6b、電阻R3b、電阻R4b，和作第一級觸發器結構的PMOS管P2b、 PMOS管P3b、 NMOS管N2b、NMOS管N3b、電阻RIb、電阻R2b，和作后一級觸發器結構的PMOS管P4b、 PMOS管P5b、NMOS管N4b、 NMOS管N5b;其中，NSb和PSb的源漏極分別連在一起構成CMOS開關，其輸入端接地，并與P6b的源極相連，其輸出端與第一組開關單元的輸入端in一2i相連，N6b的源極與負電源Vee連接，P6b、 N6b的漏極通過限流電阻R3b、 R4b接在一起，R3b、 R4b之間的連接點與NSb的襯底連接，PSb的襯底與正電源Vcc連接，PSb的柵極與P6b、 N6b的柵極連接在一起，并與P5b和N5b漏極的連接點相連，還與N4b的柵極相連，NSb的柵極與P4b和N4b漏極的連接點相連，還與N5b的柵極相連；N4b和N5b的源極與負電源Vee逢接，P4b和P5b的源極與正電源Vcc連接，P5b的柵極與P2b的柵極連接在一起，并與P3b漏極和R2b之間的連接點相連，P4b的柵極與P3b的柵連接在一起，并與P2b漏極和Rlb之間的連接點相連，N2b的漏極與Rlb相連，N3b的漏極與R2b相連，N2b和N3b的源極連接到地，P2b和P3b的源極連接到正電源Vcc:兩組開關單元之間，接地開關單元中的N2b的柵極與傳輸開關單元中的N2a的柵極相連，接地開關單元中的N3b的柵極與傳輸開關單元中的N3a的柵極相連，即N3b的柵極也與數字輸入端Di相連，使加在接地開關單元的控制時序與加在傳輸開關單元的控制時序相反。
6. 根據權利要求1所述的T型開關結構的64選1模擬開關電路，其特征在于所述譯碼器decodel為常規的2-4線譯碼器。
7. 根據權利要求1所述的T型開關結構的64選1模擬幵關電路，其特征在于所述輸入電平轉換器單元D1 D7均為相同結構，包括作第一級倒相器的PMOS管P01 、 NMOS管N01 ，和作第二級倒相器的PMOS管P02、NMOS管N02,和作為加速管的PMOS管P03,其中，輸入端An—in與所述六位地址碼Al A6以及地址使能信號AE中的任一個連接，輸出端An是譯碼器decode2的輸入端Anl An6及AEn中的任一個，P02、 N02的柵極與P01、 N01的漏極相連，輸出端An還與P03的柵極相連，P03的漏極與P01和N01漏極連接點相連，P03的源極接正電源Vcc。
全文摘要
本發明公開了一種T型開關結構的64選1模擬開關電路，電路主要由四個16選1模擬開關單元、構成4選1模擬開關單元的四個模擬開關單元、七個電平轉換電路單元和一個譯碼器組成。本發明電路的工作電壓為±15V，傳輸的模擬信號范圍±10V，電路分為四組，每組由一個16選1模擬開關單元和4選1模擬開關單元中的一個傳輸開關單元級聯而成，在內部連接點有一個開關接地，構成T型開關結構；電路的選擇控制功能由兩種譯碼器來實現，能在同一時刻只能選通64路中的任一路。本發明電路可提高開關的通斷比10dB以上，降低各路通道之間的串擾10dB以上，同時，還十分有利于版圖布局。本發明電路應用于數據采集系統的前端，實現對64路模擬輸入的選擇切換處理；還可對64路的數碼信號進行分時采集，實現對多路數碼的采編處理。
文檔編號H03K17/00GK101686042SQ20091010388
公開日2010年3月31日 申請日期2009年5月19日 優先權日2009年5月19日
發明者冉建橋, 勇 劉, 劉倫才, 唐昭煥, 玉 溫, 熊化兵, 石建剛, 舒輝然, 林 蒲 申請人:中國電子科技集團公司第二十四研究所