專利名稱：一種四階單環局部負反饋Sigma-Delta調制器的制作方法
技術領域：
本發明涉及CMOS模數轉換器設計技術領域，特別涉及一種四階單環局部負反饋 Sigma-Delta調制器。
背景技術：
近年來隨著高精度模數轉換器(ADC)需求的不斷增加，以及傳統恩奎斯特模數轉 換器(Nyquist ADC)難以實現高分辨率(16bit以上)的模數轉換，使得Sigma-Delta ADC成為模數轉換器領域一種具有很大吸引力的設計技術。傳統NyquistADC的類型 主要分為逐次逼近型、積分型、快閃型及流水線型等等，這些不同類型的Nyquist ADC 由于制造工藝上的限制，使得Nyquist ADC無法實現高分辨率的模數轉換；另外，在 Nyquist ADC中，由于抗混疊濾波器的過渡帶很窄，使得濾波器電路的實現變得十分 復雜。隨著大規模集成電路設計要求小型化、低電源電壓，使得設計具有高分辨率模 數轉換器的模擬集成電路的難度加大。
為了克服上述問題，過采樣Sigma-Delta調制技術被運用到模數轉換器中， Sigma-Delta調制器通過過采樣和噪聲整形技術將信號頻帶內的量化噪聲調制到高頻 段，并結合數字濾波技術來實現高精度。圖l示出了 Sigma-Delta ADC的原理結構框 圖，其中抗混疊濾波器101為片外配置，用于過濾帶外信號；在經過抗混疊濾波器101 過濾后，模擬輸入信號只包含一fs/2和fs/2(fs為采樣頻率)之間的頻率成分，由于 Sigma-Delta調制器102內的采樣頻率遠高于信號帶寬，所以相對于Nyquist ADC而言， Sigma-Delta ADC對前置抗混疊濾波器101的要求不高；Sigma-Delta調制器102由積 分器、量化器和模數轉換器ADC構成，從結構上看是若干個調制器級聯，可以根據 不同的應用環境，采用低階級聯結構或單環高階級聯結構；降采樣數字低通濾波器103 的作用是1)過濾掉Sigma-Delta調制器產生的高頻噪聲信號；2)將采樣頻率降至 Nyquist頻率輸出，進而完成模數轉換功能。在實際應用中，模擬輸入信號經過抗混疊 濾波器101后，以高于Nyquist頻率的速率fs進行采樣，采樣結果經過Sigma-Delta 調制器后，產生一個粗糙的低精度量化結果，通過數字低通濾波器103過濾基帶之外 的噪聲，并將采樣頻率降至Nyquist頻率；Sigma-Delta調制器102的環路反饋結構， 可以使量化噪聲信號的頻譜分布發生變化，即低頻段的噪聲信號減小，高頻段的噪聲信號增大；由于在帶寬內信號的傳輸函數為1，因此即使是在有時鐘周期延遲的情況 下，也不會改變信號在帶寬內的頻譜；數字低通濾波器103可以防止降采樣時發生信 號混迭現象，并且還可以提高信噪比，進而提高ADC轉換器的精度。由此可見， Sigma-DeltaADC設計的關鍵技術是模擬調制器和數字低通濾波器。
目前，國外的Sigma-DeltaADC可以通過過采樣和噪聲整形技術實現傳統Nyquist ADC轉換器達不到的精度，最高精度可達24bit。這兩種技術的運用使得實現高分辨 率的ADC成為可能；同時，采用多bit的量化器可以在較低的過采樣頻率下實現較大 的信噪比，進而減輕運算放大器的設計壓力。Sigma-Delta調制器分為單環結構和級聯 結構兩種。如圖2所示，單環結構的Sigma-Delta調制器由一個A/D轉換器、 一個D/A 轉換器和一系列串連的積分器組成， 一階和二階的Sigma-Delta調制器都屬于單環結 構；如圖3所示，級聯結構的Sigma-Delta調制器由一系列的低階單環調制器級聯而成。
但是，單環結構和級聯結構Sigma-Delta調制器都存在著缺點級聯結構 Sigma-Delta調制器由于是由多個一階或二階的調制器級聯而成，因此對于每個調制器
的輸出都需要增加數字噪聲抵消邏輯，這樣一方面增加了電路開銷和設計難度，另一 方面模擬與數字增益系數的失配會導致對非理想因素噪聲(開關噪聲、量化噪聲等等)
更加敏感，信噪比下降較快；單環結構Sigma-Delta調制器的穩定性較差，對于級間增 益系數需要進行詳細地設計，才能保證系統穩定與信噪比要求，增加了設計的難度。 另外，隨著CMOS工藝的不斷進步，電路越來越復雜，如何加快驗證產品以面對快速 的市場需求，是電子工程師面臨的最大挑戰，尤其是在混合信號電路設計中，傳統的 設計方法都是在晶體管級和邏輯門級進行，仿真和驗證耗費的時間巨大。
發明內容
為了解決現有Sigma-Delta調制器的電路開銷大、設計難度大、信噪比下降快及穩 定性差等問題，本發明提供了一種四階單環局部負反饋Sigma-Delta調制器，所述調制 器包括高通濾波器和量化器，所述高通濾波器和量化器相連；所述高通濾波器，用于 過濾輸入信號中的噪聲信號，及確定輸入信號的信號傳輸函數和噪聲傳輸函數；所述 量化器，用于對經過所述高通濾波器過濾后的輸入信號進行量化處理。
所述高通濾波器包括第一積分器、第二積分器、第三積分器、第四積分器、第一 負反饋、第二負反饋、第一前饋、第二前饋、第三前饋、第四前饋、第一加法器和第 二加法器；所述第一積分器的同相輸入端接收經過抗混疊濾波器過濾后的輸入信號， 所述第一積分器的反向輸入端與所述第一負反饋的輸出端相連，所述第一積分器的輸出端分別與所述第二積分器的同相輸入端和第一前饋的輸入端相連，所述第二積分器 的輸出端分別與所述第一負反饋的輸入端、第二前饋的輸入端和第三積分器的同相輸 入端相連，所述第三積分器的反向輸入端與所述第二負反饋的輸出端相連，所述第三 積分器的輸出端分別與所述第三前饋的輸入端和第四積分器的同相輸入端相連，所述 第四積分器的輸出端分別與所述第四前饋的輸入端和第二負反饋的輸入端相連，所述
第四前饋的輸出端與第二加法器的輸入端相連，所述第一前饋和第二前饋的輸出端分 別與第一加法器的輸入端相連，所述第一加法器的輸出端與第二加法器的輸入端相連，
所述第三前饋的輸出端與第二加法器的輸入端相連，所述第二加法器的輸出端與所述 量化器的輸入端相連。
所述高通濾波器為四階巴特沃茲高通濾波器。
有益效果本發明通過巴特沃斯高通濾波器，來確定Sigma-Delta調制器的噪聲傳 輸函數和信號傳輸函數，較好地抑制了帶內噪聲，非常適用于低過采樣頻率和高精度 的模數轉換器設計；另外，利用Verilog-A硬件語言建立行為級模型，可以準確地模擬 電路功能，尤其是在混合信號電路的仿真中，可以大大縮短仿真時間，提高仿真效率。
圖1是現有技術Sigma-DeltaADC結構示意圖2是現有技術級聯Sigma-DeltaADC調制器結構示意圖3是現有技術單環Sigma-DdtaADC調制器結構示意圖4是本發明實施例四階單環局部負反饋Sigma-Delta調制器的結構示意圖5是本發明實施例四階單環局部負反饋Sigma-Delta調制器的傳輸函數示意圖6本發明實施例加入各非理想因素的四階單環局部負反饋Sigma-Delta調制器的
信噪比和有效精度曲線圖7本發明實施例利用Matlab/Simulink仿真運算放大器輸出的幅頻和相頻曲線示
意圖8本發明實施例利用Matlab/Simulink仿真積分器的輸入和輸出曲線示意圖； 圖9本發明實施例利用Matlab/Simulink仿真量化器的差分輸入、輸出和時鐘曲線示 意圖10本發明實施例四階單環局部負反饋Sigma-Delta調制器模型輸出的信噪比和有 效精度曲線圖。
具體實施例方式
為使本發明的目的、技術方案和優點更加清楚，下面將結合附圖對本發明實施方 式作進一步地詳細描述。
參見圖4，本發明實施例提供了一種四階單環局部負反饋Sigma-Delta調制器，該 調制器包括高通濾波器201和量化器202，高通濾波器201和量化器202相連。高通 濾波器201，用于過濾輸入信號中的噪聲信號，及確定輸入信號的信號傳輸函數和噪 聲傳輸函數；量化器202，用于對經過高通濾波器201過濾后的輸入信號進行量化處 理。
其中，高通濾波器201包括第一積分器2011、第二積分器2012、第三積分器2013、 第四積分器2014、第一負反饋2015 (gl)、第二負反饋2016 (g2)、第一前饋2017 (a。、 第二前饋2018 (a2)、第三前饋2019 (a3)、第四前饋2020 (&)、第一加法器2021和 第二加法器2022。第一積分器2011的同相輸入端接收經過抗混疊濾波器過濾后的輸 入信號，第一積分器2011的反向輸入端與第一負反饋2015的輸出端相連，第一積分 器2011的輸出端分別與第二積分器2012的同相輸入端和第一前饋2017的輸入端相 連，第二積分器2012的輸出端分別與第一負反饋2015的輸入端、第二前饋2018的輸 入端和第三積分器2013的同相輸入端相連，第三積分器2013的反向輸入端與第二負 反饋2016的輸出端相連，第三積分器2013的輸出端分別與第三前饋2019的輸入端和 第四積分器2014的同相輸入端相連，第四積分器2014的輸出端分別與第四前饋2020 的輸入端和第二負反饋2016的輸入端相連，第四前饋2020的輸出端與第二加法器 2022的輸入端相連，第一前饋2017和第二前饋2018的輸出端分別與第一加法器2021 的輸入端相連，第一加法器2021的輸出端與第二加法器2022的輸入端相連，第三前 饋2019的輸出端與第二加法器2022的輸入端相連，第二加法器2022的輸出端與量化 器202的輸入端相連。在本實施例中，高通濾波器201為巴特沃茲高通濾波器。圖5 示出了四階單環局部負反饋Sigma-Delta調制器的傳輸函數，其中輸入信號為X，輸出 信號為Y， E為量化噪聲，虛線框部分為巴特沃茲高通濾波器的噪聲傳輸函數 (NTF)/f(Z')。
助=裕c,i i i (1)
J一(i+狄爭朋q^2) (i+狄^xi+朋^2) (l+gO (l+朋^2)
其中，z'= z-1 為積分器的傳輸函數。
1-z-1
6由圖5所示的傳輸函數，可以得出
X+ (X-Y) H+E=Y (2) 當量化噪聲E為O時，由公式(2)可以得出信號的傳輸函數STF為:
當輸入信號X為O時，由公式(2)可以得出噪聲傳輸函數NTF為
ATf=r， 1 ~ (Z2-2Z + 1.003)(Z2-2Z + 1.001) (4) —五一 l + H ~ Z4 - 1.471Z3 +U78Z2 -0.436Z +0.0678
在本實施例中，巴特沃茲高通濾波器由4階巴特沃茲低通濾波器通過標準雙線性 法變換得到，以Sigma-Delta調制器中積分器的運放的單位增益帶寬(單位增益帶寬可 取Nyquist采樣率的5至10倍)作為低通濾波器的3dB截止頻率，采樣頻率為過采樣 時鐘頻率，以此作為噪聲傳輸函數NTF的原型；通過調整NTF的零點來優化帶內噪 聲，將得到的NTF中的各個系數代入到Matlab中進行時域仿真并調整；改變巴特沃 茲低通濾波器3dB截止頻率，即積分器中運放的單位增益帶寬，重復以上兩個步驟， 直到得到穩定的動態范圍和帶內信噪比。
在實際應用中，巴特沃茲高通濾波器已被廣泛地應用在Sigma-Delta調制器的設 計之中，采用巴特沃茲高通濾波器來實現噪聲傳輸函數NTF的重要原因是巴特沃茲 多項式的極點具有相對低的品質因數，這對由輸入信號引起的振蕩不敏感，從而可以 實現穩定的調制器性能。
本實施例利用Matlab/Simulink進行計算機仿真實驗,并對實驗結果進行優化處理， 可以得到積分器增益系數q， c2， c3， C4分別為0.4, 0.3， 0.25, 0.2;前饋增益系數ap a2， a3, a4分別為2， 2.5， 2， 1.5;負反饋系數gl， g2分別為0.001， 0.02;在對本實 施例進行計算機仿真實驗中，加入了運放有限增益帶寬、壓擺率、增益及開關熱噪聲、 開關非線形、時鐘jitter等非理想因素，得到的信噪比為101.5dB，滿足16bitADC轉 換器的精度要求。本實施例中，前饋增益系數apa4實現了噪聲傳輸函數的極點，使得 后級的積分器輸入中不包含大幅度的DAC的輸出，降低了積分器輸出的幅度，即降 低了對運放擺幅的設計要求；負反饋系數^和g2實現了噪聲傳輸函數的共軛零點，從 而有效地降低了帶內噪聲，提高了帶內信噪比。本實施例PSD仿真結果如圖6所示。
在本實施例利用Matlab/Simulink進行計算機仿真時，可以根據Simulink的仿真結 果來設計用于實現加法器功能的運算放大器的參數，本實施例加法器的設計參數如下 增益80dB，單位增益帶寬250MHZ,壓擺率200v/us。加法器的計算機仿真結果如圖7示，仿真Verilog-A程序如下
、include "discipline.h" 、include "constants.h" 、definePI 3.1415
module opamp(vout_p，vout—n， vref， vin_p， vin一n， vspply_p, vspply一n); input vref， vspply_p， vspply—n; inout vout_p，vout—n， vin_p, vin—n;
electrical vout_p，vout__n, vref, vin_p， vin一n， vspply_p， vspply一n;
parameter real gain = 10000)
parameter real freq_unitygain = 250e6;
parameter real rin = 1000e6;
parameter real vin—offset = 0.0;
parameter real ibias = 0;
parameter real iin一max = 2e-3;
parameter real slew—rate = 200e6;
parameter real rout = 100e6;
parameter real vsoft = 0.2;
parameter real w = 0.9;
real cl;
real gm一nom;
realrl;
real vmax_in;
real vin一val;
electrical cout;analog begin
'@ (initial一step or initial一step("dc")) begin
cl = iin一max/(slew一rate);
gm_nom = 、PI * freq_unitygain * cl;
rl = gain/(2氺gm一nom);
vmax一in = iin一max/gm一nom;
end
vin一val = V(vin_p，vin_n) + vin一offset;
I(vin_p， vin一n) <+ (V(vin__p， vin—n) + vin一offset)/ rin;
I(vref， vin_p) <+ ibias;
I(vref， vin一n) <+ ibias;
I(vref， cout) <+ V(vref， cout)/100e6;
if (vin一val > vmax一in)
I(vref， cout) <+ iin一max; else if (vin—val < -vmax—in)
I(vref， cout) <+ -iin一max;
else
I(vref, cout) <+ gnuiom承vin一val; I(cout, vref) <+ ddt(cPV(cout， vref)); I(cout， vref) <+ V(cout， vref)/rl; I(vref， vout_p) <+ V(cout， vref)/rout; I(vouLp， vref) <+ V(vout_p， vref)/rout; I(vref， vout一n) <+ -V(cout， vref)/rout; I(vout一n， vref) <+ -V(vout_p， vref)/rout;if (V(vout_p) > (V(vspply_p)陽vsoft))
I(cout， vref) <+ gm__nom*(V(vout_p， vspply_p)+vsoft); else if (V(vout_p) < (V(vspply一n) + vsoft))
I(cout， vref) <+ gm—nom*(V(vout_p， vspply一n)-vsoft); V(vout_p)<+ (2*w-V(vout—n));
end endmodule
本實施例中，積分器的增益由反饋電容和輸入電容的比值來決定，積分器仿真結
果如圖8示，仿真Verilog-A程序如下 Mnclude "discipline.h" 、include "constants.h"
module switch_cap_integ_diff(vout_p， vout_n， vin_p， vin一n， vphi，vref_p，vref_n); input vin_p， vin一n， vphi，vref_p，vref_n; output vout_p， vout一n;
electrical vout__p， vout一n， vin_p， vin_n， vphi，vref_p，vref_n;
parameter real cap一in = 2p from (O:inf);
parameter real cap_fb = 2p from (O:inf);
parameter real gain=cap_in/cap—fb;
parameter real vphi一trans = 0.5;
parameter real sample_time=10n;
、defineV一TRANS 0.1
real sc—staten;
real sc—statep;
real voutn;real voutp; integer crossed; analog begin crossed = 0;
@ (畫s( V(vphi)- vphi一trans，-l, 1.0，、V一TRANS ))
crossed = 1; if (crossed) begin
sc_staten = voutn+((gain)*(V(vin_p)-V(vref_p)》； sc—statep = voutp+((gain)承(V(vin一n)隱V(vref一n))); end
else begin
voutn = sc一staten;
voutp = sc—statep;
end
V(vout_n)<+ transition(voutn，sample一time); V(vout_p)<+ transition(voutp，sample一time);
end endmodule
在實際應用中，可以通過設置量化器中參數integer nlevel的值來設定量化器的位 數；本實施例中，設置integer nlevel=2實現了 lbit量化；量化開關由兩向時鐘控制， 表示一個CMOS互補開關。量化器的計算機仿真結果如圖9示。量化器和互補開關的 仿真Verilog-A程序如下"include "discipline.h" 'include "constants.h"
module quantizer(sigin_p，sigin—n， sigout_p，sigout—n);
input sigin_p，sigin_n;
output sigout_p，sigout_n;
electrical sigin_p， sigout_p，sigin—n，sigout_n;
parameter integer nlevel = 2 from;
parameter integer round: 1;
parameter real sigout一high = 1;
parameter real sigout Jow = -1;
parameter real tdel = 0 from;
parameter real trise = 2n from;
parameter real tfall = 2n from;
real sigout—val;
integer level;
real sigout一step;
real frac一of一fs;
real vadj;
analog begin
@ (initial—st印)begin
sigout一st印=(sigout—high-sigout—low),(nlevel-l); vadj = (round==l) 0 : -(sigout一step / 2); end
frac—of_fs = (V(sigin_p) - sigout Jow + vadj)
12/ (sigout一high ■ sigout一low)j if (frac_of—fs > 1) frac一of一fs =1; if (frac一of—fs < 0) frac一of一fs = 0; level = frac一of一fs * (nlevel-1); sigout_val = level * sigout一step + sigout一low; V(sigout_p) <+ transition(sigout一val， tdel， trise， tfall); V(sigout一n) <+ -V(sigout_p); end endmodule
在Sigma-Delta調制器的整體設計方面，可以在各功能模塊仿真正確的基礎上， 搭建整體的4階單環局部負反饋4bit調制器模型，得到的PSD輸出信噪比為98.8dB， 如圖10示。利用Hspice軟件對本實施例的Sigma-Delta調制器進行時域和頻域仿真， 結果實現了精度為16bitADC的設計要求，無雜散動態范圍(SFDR)大于98dB，信號 對噪聲失真比(SNDR)大于96dB，時鐘頻率最高19.2MHz ，過采樣頻率為32KHz， 輸入信號帶寬最大為230KHz。
本發明通過巴特沃斯高通濾波器，來確定Sigma-Delta調制器的噪聲傳輸函數和信 號傳輸函數，較好地抑制了帶內噪聲，非常適用于低過采樣頻率和高精度的模數轉換 器設計；另外，利用利用Verilog-A硬件語言建立行為級模型，可以準確地模擬電路功 能，尤其是在混合信號電路的仿真中，可以大大縮短仿真時間，提高仿真效率。
以上所述僅為本發明的較佳實施例，并不用以限制本發明，凡在本發明的精神和 原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。
權利要求
1.一種四階單環局部負反饋Sigma-Delta調制器，其特征在于，所述調制器包括高通濾波器和量化器，所述高通濾波器和量化器相連；所述高通濾波器，用于過濾輸入信號中的噪聲信號，及確定輸入信號的信號傳輸函數和噪聲傳輸函數；所述量化器，用于對經過所述高通濾波器過濾后的輸入信號進行量化處理。
2. 如權利要求l所述的四階單環局部負反饋Sigma-Delta調制器，其特征在于，所述高通濾波器包括第一積分器、第二積分器、第三積分器、第四積分器、第一負反饋、第二負反饋、第一前饋、第二前饋、第三前饋、第四前饋、第一加法器和第二加法器；所述第一積分器的同相輸入端接收經過抗混疊濾波器過濾后的輸入信號，所述第一積分器的反向輸入端與所述第一負反饋的輸出端相連，所述第一積分器的輸出端分別與所述第二積分器的同相輸入端和第一前饋的輸入端相連，所述第二積分器的輸出端分別與所述第一負反饋的輸入端、第二前饋的輸入端和第三積分器的同相輸入端相連，所述第三積分器的反向輸入端與所述第二負反饋的輸出端相連，所述第三積分器的輸出端分別與所述第三前饋的輸入端和第四積分器的同相輸入端相連，所述第四積分器的輸出端分別與所述第四前饋的輸入端和第二負反饋的輸入端相連，所述第四前饋的輸出端與第二加法器的輸入端相連，所述第一前饋和第二前饋的輸出端分別與第一加法器的輸入端相連，所述第一加法器的輸出端與第二加法器的輸入端相連，所述第三前饋的輸出端與第二加法器的輸入端相連，所述第二加法器的輸出端與所述量化器的輸入端相連。
3. 如權利要求1所述的四階單環局部負反饋Sigma-Delta調制器，其特征在于，所述高通濾波器為四階巴特沃茲高通濾波器。
全文摘要
本發明公開了一種四階單環局部負反饋Sigma-Delta調制器，屬于CMOS模數轉換器設計技術領域。所述調制器包括高通濾波器和量化器，高通濾波器和量化器相連；高通濾波器，用于過濾輸入信號中的噪聲信號，及確定輸入信號的信號傳輸函數和噪聲傳輸函數；量化器，用于對經過高通濾波器過濾后的輸入信號進行量化處理。本發明通過高通濾波器，來確定Sigma-Delta調制器的噪聲傳輸函數和信號傳輸函數，較好地抑制了帶內噪聲，適用于低過采樣頻率和高精度的模數轉換器設計；另外，利用Verilog-A硬件語言建立行為級模型，可以準確地模擬電路功能，尤其是在混合信號電路的仿真中，可以大大縮短仿真時間，提高仿真效率。
文檔編號H03M3/04GK101599767SQ20091008719
公開日2009年12月9日 申請日期2009年6月19日 優先權日2009年6月19日
發明者周玉梅, 軍 范, 陳鋮穎 申請人:中國科學院微電子研究所