專利名稱：一種獨立調節兩相脈寬的不交疊時鐘產生電路的制作方法
技術領域：
本發明屬于微電子學與固體電子學領域的超大規模集成電路設計，涉及一
種新型的兩相不交疊時鐘產生電路，可以廣泛用于A S調制器，流水線A/D，濾 波器等開關電容電路的設計。
背景技術：
兩相不交疊時鐘產生電路是模擬電路的重要單元模塊之一，廣泛應用于各 種開關電容電路中。兩相不交疊時鐘用于控制電路中開關的通斷，使節點在同 一時刻不受兩個電壓源的驅動。并提供提前關斷時鐘，減小與信號相關的電荷 注入效應的影響。
開關電容電路通常由于采樣電容逐級縮小，負載電容在兩相時鐘內并不相 等，積分相會比采樣相大。在兩相時鐘內分配的任務也不相同，例如前饋結構 的AS調制器，采樣相的任務明顯比積分相輕。兩相不等脈寬的不交疊時鐘可
以合理分配兩相時間，達到優化功耗的目的。 開關電容電路對時鐘的要求如下
1. 日寸鐘PH1與時鐘PH2、 PH2E都不交疊。
2. 時鐘PH2與時鐘PH1、 PH1E都不交疊。
3. 時鐘PH1E比時鐘PH1提前下降，PH1E與PH1同時上升。
4. 時鐘PH2E比時鐘PH2提前下降，PH2E與PH2同時上升。 而目前最簡單的兩相不交疊時鐘結構如圖5所示。時鐘PH1的脈沖寬度為
T/2-TDl_Y2，時鐘PH2的脈沖寬度為T/2-TDm。 PH2下降沿到PH1上升沿的不 交疊時間為TDL_Y1， PH1下降沿到PH2上升沿的不交疊時間為TDL_Y2。雖然脈 寬可調，但與不交疊時間有關，且它不能產生滿足要求3、 4的時鐘PH1E和 PH2E。為產生滿足要求3、 4的時鐘PH1E和PH2E，后來研究者又提出了圖6所 示結構的時鐘產生電路。得到PH1的脈寬為T/2-TDl_Y12-TDL_Y22+TDmi， PH2的脈 寬為T/2-TDmrTDl_Y21+TDLY12。PH2下降沿到PH1上升沿的不交疊時間為TDLY21， PH1下降沿到PH2上升沿的不交疊時間為TDL_Y22。如果T^YfTDL^，即可使 PH1E滿足3的要求。如果TDl_Y12=TDl_Y22，即可使PH2E滿足4的要求。但是 它的缺點也是脈寬與不交疊時間相關。增大時鐘PH2脈寬需要增大TDm2， TiY12=T^Y22，這是以增加不交疊時間為代價的。
針對這種情況，本發明提供了一種獨立調節兩相脈寬的不交疊時鐘產生電路。
發明內容
本發明的目的在于提供能克服上述缺點的獨立調節兩相脈寬的不交疊時鐘 產生電路。
本發明的特征在于，含有7個反相器B1、 B2、 B3、 B4、 B5、 B6、 B7、 2 個與非門G1、 G2、 2個PMOS管M1、 M2、 4個NMOS管N1、 N2、 N3、 N4 以及5個延時電路DLY1、 DLY2、 DLY3、 DLY4、 DLY5:
所述第一反相器B1的輸入端和所述第三延時單元DLY3的輸入端連接輸入 時鐘CLK。
所述第一與非門G1，設有兩個輸入端，分別與所述第一反相器B1的輸出 端CLK1、所述第五反相器B5的輸出端相連，還設有一個輸出端，該輸出端同 時連接到所述第一延時電路DLY1的輸入端、所述第一 PMOS管M1的柵極和 所述第一 NMOS管N1的柵極，
所述第二與非門G2，設有兩個輸入端，分別與所述第三延時單元DLY3的 輸出端CLK2、所述第三反相器B3的輸出端相連，還設有一個輸出端，該輸出 端同時連接到所述第二延時電路DLY2的輸入端、所述第二 PMOS管M2的柵 極和所述第四NMOS管N4的柵極，
所述第一延時電路DLY1，設有一個輸出端，連接到所述第二 NMOS管N2的柵極，還連接到所述第二反相器B2的輸入端，該第二反相器B2的輸出端輸 出第一個不交疊提前時鐘PH1E，
所述第二延時電路DLY2，設有一個輸出端，連接到所述第三NMOS管N3 的柵極，還連接到所述第七反相器B7的輸入端，該第七反相器B7的輸出端輸 出第二個不交疊提前時鐘PH2E，
所述第一 PMOS管M1 ，源極接電源，漏極與所述第一 NMOS管N1的源 極連接后再與所述第四延時電路DLY4的輸入端相連，而該第一 NMOS管N1 的漏極與所述第二 NMOS管N2的源極相連，而該第二 NMOS管N2的漏極接 地，
所述第二PMOS管M2，源極接電源，漏極與所述第四NMOS管N4的源 極連接后再與所述第五延時電路DLY5的輸入端相連，而該第四NMOS管N4 的漏極與所述第三NMOS管N3的源極相連，而該第三NMOS管N3的漏極接 地，
所述第四延時電路DL丫4，輸出端與所述第三反相器B3的輸入端相連，而 該第三反相器B3的輸出端連接到所述第四反相器B4的輸入端，該第四反相器 B4的輸出端輸出第一個不交疊時鐘PH1 ，
所述第五延時電路DLY5，輸出端與所述第五反相器B5的輸入端相連，而 該第五反相器B5的輸出端連接到所述第六反相器B6的輸入端，該第六反相器 B6的輸出端輸出第二個不交疊時鐘PH2，
當所述第三延時電路DLY3的延時TD、第一延時電路DLY1或第二延時電 路DLY2的延時TD1、以及第四延時電路DLY4或第五延時電路DLY5的延時TD2 満足條件Td <= Tw+Td2吋，
所述兩相不交疊時鐘PH1脈沖寬度為T/2-TD2-TD，
所述兩相不交疊時鐘PH2脈沖寬度為T/2-TD2+TD，
所述兩相不交疊時鐘PH1與PH2不交疊時間為TD2，
所述兩相不交疊提前時鐘PH1E上升沿到達時間-PH1上升沿到來時間=TD1-TD2， PH1E下降沿先于PH1下降沿Td2，
所述兩相不交疊提前時鐘PH2E上升沿到達時間-PH2上升沿到來時間 =TDi-TD2， PH2E下降沿先于PH2下降沿TD2，
其中T為輸入50%占空比時鐘的周期。
發明的可獨立調節兩相脈寬的不交疊時鐘產生電路通過加入一個延時單 元，克服了可產生提前時鐘的兩相不交疊時鐘產生電路調節脈沖寬度需要改變 不交疊時間的缺點。本電路延時單元01_丫的延時參數設置有效工作范圍是:丁0<= TD1+TD2。假設選擇不交疊時間為時鐘周期的1/20，則PH2相時鐘最大可以借 用PH1相時鐘原先時間的20%，而對其他參數沒有任何影響。
圖1.本發明的可獨立調節兩相脈寬的不交疊時鐘產生電路原理圖。
圖2.本發明的電路在參數TD <= TD1+TD2時的時序圖。
圖3.本發明的電路在參數TD1+TD2< TD< T/2-2*TD1-TD2時的時序圖。
圖4.本發明的電路在參數TD >= T/2-2*TD1-TD2時的時序圖。
圖5.最簡單的兩相不交疊時鐘產生電路。
圖6.改進型可產生PH1E禾n PH2E的兩相不交疊時鐘產生電路原理圖
具體實施例方式
本發明的技術解決方案參閱圖1。圖1是獨立調節兩相脈寬的不交疊時鐘產 生電路結構圖。
當延時參數丁0<=丁01+丁02時，時序如圖2所示。 時鐘PH1相脈沖寬度為T/2-TD2 -TD。 時鐘PH2相脈沖寬度為T/2-TD2+TD。 兩相不交疊時鐘PH1相與PH2相不交疊時間為TD2。 時鐘PH1E上升沿到達時間-PH1上升沿到來時間=丁01-丁02。 時鐘PH2E上升沿到達時間-PH2上升沿到來時間- TDrTD2。 時鐘PH1E下降沿先于PH1下降沿到來Td2。時鐘PH2E卜-降沿先于PH2下降沿到來TD2。 其中T為輸入占空比50。/。的時鐘周期。
當丁01=丁02時，可以使時鐘PH1E與PH1同時上升，時鐘PH2E與PH2 同時上升。
當延時參數TD1+TD2< TD< T/2-2*TD1-TD2時，時序如圖3所示。
時鐘PH1脈寬為T/2-TD2-TD，時鐘PH2 li寬為T/2+TD1， PH1與PH2不 交疊時間分別為TD2和TD-Tw。增加的延時TD都用于增加不交疊時間，縮短PH1 脈寬，對PH2脈寬的延長沒有任何幫助，因此DLY單元的延時不應超過Tw+TD2。
當延時參數TD >= T/2-2*TD1-TD2時，時序如圖4所示。
增加的延時DLY都用于增加不交疊時間，縮短PH1脈寬，對PH2脈寬的 延長沒有任何幫助，而且PH1E也不再早于PH1關斷。因此DLY單元的延時 不能超過T/2-2叮w-TD2。
權利要求
1. 一種獨立調節兩相脈寬的不交疊時鐘產生電路其特征在于，含有7個反相器(B1、B2、B3、B4、B5、B6、B7)、2個與非門(G1、G2)、2個PMOS管(M1、M2)、4個NMOS管(N1、N2、N3、N4)以及5個延時電路(DLY1、DLY2、DLY3、DLY4、DLY5)所述第一反相器(B1)的輸入端和所述第三延時單元(DLY3)的輸入端連接輸入時鐘CLK。所述第一與非門(G1)，設有兩個輸入端，分別與所述第一反相器(B1)的輸出端(CLK1)、所述第五反相器(B5)的輸出端相連，還設有一個輸出端，該輸出端同時連接到所述第一延時電路(DLY1)的輸入端、所述第一PMOS管(M1)的柵極和所述第一NMOS管(N1)的柵極，所述第二與非門(G2)，設有兩個輸入端，分別與所述第三延時單元(DLY3)的輸出端(CLK2)、所述第三反相器(B3)的輸出端相連，還設有一個輸出端，該輸出端同時連接到所述第二延時電路(DLY2)的輸入端、所述第二PMOS管(M2)的柵極和所述第四NMOS管(N4)的柵極，所述第一延時電路(DLY1)，設有一個輸出端，連接到所述第二NMOS管(N2)的柵極，還連接到所述第二反相器(B2)的輸入端，該第二反相器(B2)的輸出端輸出第一個不交疊提前時鐘(PH1E)，所述第二延時電路(DLY2)，設有一個輸出端，連接到所述第三NMOS管(N3)的柵極，還連接到所述第七反相器(B7)的輸入端，該第七反相器(B7)的輸出端輸出第二個不交疊提前時鐘(PH2E)，所述第一PMOS管(M1)，源極接電源，漏極與所述第一NMOS管(N1)的源極連接后再與所述第四延時電路(DLY4)的輸入端相連，而該第一NMOS管(N1)的漏極與所述第二NMOS管(N2)的源極相連，而該第二NMOS管(N2)的漏極接地，所述第二PMOS管(M2)，源極接電源，漏極與所述第四NMOS管(N4)的源極連接后再與所述第五延時電路(DLY5)的輸入端相連，而該第四NMOS管(N4)的漏極與所述第三NMOS管(N3)的源極相連，而該第三NMOS管(N3)的漏極接地，所述第四延時電路(DLY4)，輸出端與所述第三反相器(B3)的輸入端相連，而該第三反相器(B3)的輸出端連接到所述第四反相器(B4)的輸入端，該第四反相器(B4)的輸出端輸出第一個不交疊時鐘(PH1)，所述第五延時電路(DLY5)，輸出端與所述第五反相器(B5)的輸入端相連，而該第五反相器(B5)的輸出端連接到所述第六反相器(B6)的輸入端，該第六反相器(B6)的輸出端輸出第二個不交疊時鐘(PH2)，當所述第三延時電路(DLY3)的延時TD、第一延時電路(DLY1)或第二延時電路(DLY2)的延時TD1、以及第四延時電路(DLY4)或第五延時電路(DLY5)的延時TD2滿足條件TD<＝TD1+TD2時，所述兩相不交疊時鐘PH1脈沖寬度為T/2-TD2-TD，所述兩相不交疊時鐘PH2脈沖寬度為T/2-TD2+TD，所述兩相不交疊時鐘PH1與PH2不交疊時間為TD2，所述兩相不交疊提前時鐘PH1E上升沿到達時間-PH1上升沿到來時間＝TD1-TD2，PH1E下降沿先于PH1下降沿TD2，所述兩相不交疊提前時鐘PH2E上升沿到達時間-PH2上升沿到來時間＝TD1-TD2，PH2E下降沿先于PH2下降沿TD2，其中T為輸入50％占空比時鐘的周期。
全文摘要
一種獨立調節兩相脈寬的不交疊時鐘產生電路屬于不交疊時鐘產生電路領域，其特征在于，含有在可產生提前時鐘的兩相不交疊時鐘產生電路的CLK2前有一個延時單元，其輸入接輸入時鐘信號，輸出接與非門的一個輸入端CLK2。該延時單元可用于獨立調節PH1和PH2的脈沖寬度。當參數滿足T<sub>D</sub>≤T<sub>D1</sub>+T<sub>D2</sub>時，時鐘PH1脈寬為T/2-T<sub>D2</sub>-T<sub>D</sub>，時鐘PH2脈寬為T/2-T<sub>D2</sub>+T<sub>D</sub>。PH1與PH2不交疊時間為T<sub>D2</sub>。時鐘PH1E先于PH1下降T<sub>D2</sub>，時鐘PH2E先于PH2下降T<sub>D2</sub>。當T<sub>D1</sub>＝T<sub>D2</sub>時，可使PH1E與PH1同時上升，PH2E與PH2同時上升。本發明具有兩相不交疊時鐘的脈寬、不交疊時間，提前時鐘上升沿可調節的優點。
文檔編號H03K3/017GK101534108SQ200910081898
公開日2009年9月16日 申請日期2009年4月14日 優先權日2009年4月14日
發明者劉力源, 姜漢鈞, 朱穎佳, 李冬梅, 李福樂, 王志華 申請人:清華大學