專利名稱：一種抗地彈效應的輸出電路的制作方法
技術領域：
本發明涉及半導體集成電路，具體涉及一種用于數字電路的具有抗地彈 效應的輸出電路。
背景技術：
半導體集成電路內部的電源線和地線并非理想的電源和地。這是因為半 導體集成電路的電源線網絡和地線網絡的分布以及半導體集成電路的封裝， 引入了很多寄生電參數(包括寄生電感、電容、電阻等)，特別是寄生電感的 引入，給半導體集成電路內部帶來了嚴重的信號完整性問題。半導體集成電 路內部電源與地線之間存在退耦合電容，電路板上的電源和封裝管殼電源之 間存在封裝電感，封裝管殼電源和半導體集成電路內部電源之間存在片上寄 生電感，電路板上的地線和封裝管殼地線之間存在封裝電感，封裝管殼線地 和半導體集成電路內部地線之間存在片上寄生電感。 一般來說封裝電感遠大
于片上寄生電感，對于不同的封裝形式，其封裝電感也是有差別的，如對于
DIP封裝(雙列直插式封裝)，其單個管腳的封裝電感為2-18nH;對于PGA 封裝(插針網格陣列封裝)，其單個管腳的封裝電感為4-6nH;而對于表帖封 裝，其單個管腳的封裝電感為1-12nH。
當半導體集成電路的電源線和地線中有較大的瞬態電流變化，這一瞬態 電流經過封裝電感產生交流電壓降，將造成半導體集成電路內部電源和地線 電壓與電路板上的電源和地線電壓不同。這一現象叫做地彈效應，此效應在 電源和地線中引入了地彈噪聲。因為輸出電路(包括輸入輸出電路的輸出部 分)在工作時往往產生較大的瞬態電流變化，所以輸出電路工作時引入的地 彈效應是半導體集成電路地彈噪聲的最主要的來源。圖1是包含了寄生電感 (主要是封裝電感)的輸出電路的電路圖。圖中將封裝電感和片上寄生電感合為一個寄生電感，L5為電源線上的寄生電感、L6為地線上的寄生電感；MP1 和麗l為輸出管，為了驅動較大的負載，輸出管一般都有著很大的寬長比； 預驅動電路是輸出管的控制電路。當輸出電路的輸出發生變化時，有較大的 瞬態電流流過寄生電感，將產生地彈效應。以輸出由高電平變化為低電平為 例，此時輸出管MP1關斷，MN1開啟，在狀態變換過程中產生電流/":
》ydW2，
這里K-w"C/i:)， ^為電子遷移率，C似為單位面積的柵電容，『/Z為 NM1的寬長比，F^為NM1的柵源電壓，Fr為NMl的閾值電壓。該電流流 過寄生電感L6，產生地彈噪聲Fm
必
" g必
若半導體集成電路中有n個輸出電流同時發生此類狀態變化，產生地彈噪聲 r"可表示為
必
由此可知地彈噪聲fw與電流變化率*成正比。因為電流變化率會在"# a
為上升時間)時最大，所以在此時會產生最大地彈噪聲
其中^ = &.廳-^ ， &,簡為NM1的柵極電壓。
地彈效應大大減弱了輸出電路性能，因為地彈效應使地線電壓升高、電 源線電壓降低，在電路工作的過程中使輸出管的柵源電壓減小，從而使驅動 電流按平方率減小。更為嚴重的是，當輸出電路驅動TTL電路時，由于地線 電壓的升高和電源線電壓的降低，使輸出電路輸出的低電平信號和高電平信 號達不到TTL電平的要求，從而產生邏輯錯誤。
為克服地彈效應，可以對輸出電路進行改進。圖2為現有的一種帶有抗 地彈效應能力的輸出電路，其中晶體管MP2的寬長比小于晶體管MP3，晶 體管MN2的寬長比小于晶體管MN3。此電路的抗地彈效應原理是當輸出 信號由低電平向高電平轉換時，MN2、 MN3關斷，MP2先開啟，經過兩個 反相器延遲后MP3再開啟，由于地彈噪聲K"與電流變化率成正比，MP2開啟后先有一小電流對輸出節點上拉，之后MP3幵啟再有一大電流對輸出節點 上拉，雖然電路延遲有一定的損失，但卻大大減少了上拉電流的變化率；當 輸出信號由高電平向低電平轉換時，MP2、 MP3關斷，MN2先開啟，經過兩 個反相器延遲后MN3再開啟，同樣由于地彈噪聲Fh與電流變化率成正比， MN2開啟后先有一小電流對輸出節點下拉，之后MN3開啟再有一大電流對 輸出節點下拉，大大減少了下拉電流的變化率。但此電路依然有比較大的缺 點首先是當輸出電平發生轉換時，PMOS輸出晶體管和NMOS輸出晶體管 在一定時間內將同時開啟，這不僅造成較大的電流變化率，導致較大的地彈 噪聲，也將產生較大的功耗；其次由于將輸出晶體管一分為二， 一個先導通 后另一個再導通，這將使輸出電路的性能下降，導致較大的延遲。
發明內容
本發明的目的是提供一種新的具有抗地彈效應的輸出電路，該電路除了 具有較強的抗地彈能力之外，還可以相對減少電路的延遲和功耗，尤其在深 亞微米工藝條件下，具有更好的性能。
為達到以上目的，本發明是采取如下技術方案予以實現的 一種抗地彈效應的輸出電路，包括連接預驅動電路上節點(G)的第一
PM0S晶體管、連接預驅動電路下節點的第一醒OS晶體管，第一PMOS晶體管 通過反相器與第二 PM0S晶體管連接；第一 麗0S晶體管通過反相器與第二 NMOS晶體管連接，其特征在于，所述第一PMOS晶體管的體區、第二PM0S晶 體管的體區分別連接有PM0S閾值電壓調整電路；所述第-一 麗0S晶體管的體 區、第二顧OS晶體管的體區分別連接有NMOS閾值電壓調整電路，當預驅動 電路上、下節點由低電平轉換為高電平時，PM0S閾值電壓調整電路(105) 和NM0S閾值電壓調整電路(106)使第一、第二 PMOS晶體管的閾值電壓減小， 第一、第二麵OS晶體管的閾值電壓增大；當預驅動電路上、下節點由高電平 轉換為低電平時，PMOS閾值電壓調整電路(105)和醒OS閾值電壓調整電路 (106)使第一、第二PMOS晶體管的閾值電壓增大，第一、第二應OS晶體管 的閾值電壓減小，實現輸出電路的抗地彈效應，并減小功耗和延遲。上述方案中，所述PMOS閾值電壓調整電路包括第三PMOS晶體管，其源 極連接被調整PMOS晶體管的源極；該第三PM0S晶體管的漏極連接被調整 PMOS晶體管的體區，并通過第一電容連接被調整PM0S晶體管的柵極；該第 三PM0S晶體管的柵極通過第一反相器連接被調整PMOS晶體管的柵極。
所述NM0S閾值電壓調整電路包括第三醒OS晶體管，其源極連接被調整 NM0S晶體管的源極；該第三NM0S晶體管的漏極連接被調整醒OS晶體管的體 區，并通過第二電容連接被調整應OS晶體管的柵極；該第三NMOS晶體管的 柵極通過第二反相器連接被調整NM0S晶體管的柵極。
本發明的輸出電路與現有技術相比，其優點是，由于使用了醒OS閾值電 壓調整電路和PMOS閾值電壓調整電路，當輸出節點E的電平由高變低時，第一 PMOS晶體管的閾值電壓上升、第一躍OS晶體管的閾值電壓下降；當輸出節點E 的電平由低變高時，第一PMOS晶體管的閾值電壓下降、第一NMOS晶體管的閾 值電壓上升。這樣就提高了輸出電路的抗地彈能力，同時減小了輸出節點的 電平轉換時間，加快了輸出電路的工作速度。
圖l是包含了寄生電感的輸出電路的示意圖。 圖2是現有的一種帶有抗地彈效應的輸出電路結構圖。 圖3是本發明提出的抗地彈效應的輸出電路結構圖。 圖4是圖3的一個具體實施例，其中包括了 PMOS和NMOS閾值電壓 調整電路的具體原理圖。
具體實施例方式
以下結合附圖及具體實施例對本發明作進一步的詳細描述。 本發明所提出的抗地彈效應的輸出電路如圖3所示，包括連接預驅動電路 上節點G的PM0S晶體管101、連接預驅動電路下節點F的應0S晶體管103， PM0S 晶體管101通過兩個反相器與PM0S晶體管102連接；NM0S晶體管103通過兩個 反相器與雨0S晶體管104連接。PM0S晶體管101的體區、PMOS晶體管102的體區
6分別連接有PM0S閾值電壓調整電路105;麗0S晶體管103的體區、NMOS晶體管 104的體區分別連接有NM0S閾值電壓調整電路106，當預驅動電路上、下節點F、 G由低電平轉換為高電平時，PM0S閾值電壓調整電路105使PM0S晶體管101、102 的閾值電壓減小，醒OS閾值電壓調整電路106使麗OS晶體管103、 104的閾值電 壓增大；當麗OS晶體管的閾值電壓上升，由公式
rw)2(《=W/jC。"r/z)"， w"為電子遷移率，(附在為麗OS晶體管的
寬長比)，可知，NM0S晶體管103、 104在轉換過程中的下拉電流將下降，使之 很快截止，這樣即減小了轉換過程中的電流變化率，又減小了轉換過程中的 功耗。當PMOS晶體管閾值電壓下降時，由公式
/p二l(^—^)2(尺="/:。,，/化，"p為空穴遷移率，(附4為PM0S晶體管的 寬長比)，可知，輸出節點E的上拉電流力增大，這將減小輸出電路的上拉延 遲，提高輸出電路的性能。
同理，當預驅動電路上、下節點F、 G由低電平轉換為高電平時，NMOS 閾值電壓調整電路106使NMOS晶體管103、 104的閾值電壓下降，PMOS 閾值電壓調整電路105使PMOS晶體管101、 102的閾值電壓上升。當PMOS 晶體管101、 102的閾值電壓上升，PMOS晶體管在轉換過程中的上拉電流將 下降，使之很快截止，這樣即減小了轉換過程中的電流變化率，又減小了轉 換過程中的功耗。當NMOS晶體管103、 104的閾值電壓下降時，輸出節點 E的下拉電流增大，這將減小輸出電路的下拉延遲，提高輸出電路的性能。
PM0S閾值電壓調整電路105與麗0S閾值電壓調整電路106具體可參見圖4。
如圖4所示，以被調整PM0S晶體管101為例來說明PM0S閾值電壓調整電路 105的工作原理(在被調整PM0S晶體管102上的工作原理是一樣的)
l.當節點G的電平由低電平轉換為高電平時，PM0S晶體管101關斷，由于
電容203兩端的電壓不能突變，節點A的電壓被抬高至VDD以上，PMOS晶體管的 體源電壓F幼- 大于O。根據體效應原理可知，PMOS晶體管的閾值電 壓和其體源電壓的關系為&f《。掘(其中p,' ，為體閾值因子；^為
"義
PMOS晶體管的體源電壓；^為^-0時的閾值電壓；^為襯底半導體材料的 費米勢；^為Si的介電常數；i^為襯底摻雜濃度；C^為單位面積的柵氧電
容)
由此可知，Ftp大于Ft^， PMOS閾值電壓增大。之后經過反相器201的反 相作用，節點B的電壓下降，晶體管202開啟，將節點A的電平拉至VDD，從而 在PMOS晶體管101關斷時避免過大的亞閾值泄漏電流。
2.當節點G的電平由高電平轉換為低電平時，PM0S晶體管101開啟，經過 反相器201的反相作用節點B的電壓上升，晶體管203關斷，節點A懸浮。由于 電容203兩端的電壓不能突變，節點A的電壓被下拉至VDD以下，PMOS晶體管的
體源電壓r幼小于O。根據體效應原理可知，此時，F7y小于P^。， PMOS閾值電
壓減小，由公式
/p二l(j^-^)2(i^ c。J『/化，t^為空穴遷移率，(附4為PM0S晶體管的 寬長比)可知，PMOS的上拉電流/p增大。
對于應0S閾值電壓調整電路106，以被調整麗OS晶體管103為例來說明其 工作原理(在被調整應OS晶體管104上的工作原理是一樣的)
L當節點F的電平由高電平轉換為低電平時，麗0S晶體管103關斷，由于 電容303兩端的電壓不能突變，節點C的電壓被下拉至零電平，NMOS晶體管的 源體電壓F朋(KrKs)大于O。根據體效應原理可知，NMOS晶體管的閾值電壓 和其源體電壓的關系為
^ = K訓十"VI羊I + -)( 。為4=0時的閾值電壓)
由此可知，r^大于r7柳，NMOS閾值電壓增大。之后經過反相器301的反
相作用，節點D的電壓上升，晶體管302開啟，將節點C拉至零電平，從而在NMOS
晶體管103關斷時避免過大的亞閾值泄漏電流。
2.當節點F的電平由低電平轉換為高電平時，NM0S晶體管103開啟，經過
反相器301的反相作用，節點D的電壓上升，晶體管302關斷，節點C懸浮。由
于電容303兩端的電壓不能突變，節點C的電壓被上拉至零電平，讓OS晶體管的源體電壓F朋小于O。根據體效應原理可知，此時，r，小于^w，麗0S閾值 電壓減小，由公式
/^1(^- )2(k^"c。i，/a, ^為電子遷移率，(附4為麗os晶體管的 寬長比)可知，麗os的下拉電流/"增大。
如圖4所示實施例電路，當輸出信號Dout由高電平向低電平轉換時，連接 預驅動的上、下節點G、 F的電壓由低電平轉向高電平，此時PMOS晶體管lOl 關斷，經過上一路兩個反相器延遲后，PM0S晶體管102關斷；同時麗OS晶體管 103開啟，經過下一路兩個反相器延遲后，麗0S晶體管104開啟，這在一定程 度上減小了地線上的地彈效應。由以上對PM0S閾值電壓調整電路105和醒0S 閾值電壓調整電路106的分析可知，由于電容203、 303兩端的電壓不能突變， 使PMOS晶體管lOl、 102的閾值電壓增大，從而減小了電流的變化率，進一步 減小了地彈噪聲，減小了功耗；NM0S晶體管103、 104的閾值電壓減小，從而
減小了輸出電路的延遲。
當輸出信號Dout由低電平向高電平轉換時，節點G、 F的電壓由高電平轉 向低電平，此時PM0S晶體管101開啟，經過上一路兩個反相器延遲后，PMOS 晶體管102開啟；同時麗0S晶體管103關斷，經過下一路兩個反相器延遲后， 麗0S晶體管104關斷，這在一定程度上減小了電源線上的地彈效應。由以上對 PM0S閾值電壓調整電路105和醒0S閾值電壓調整電路106的分析可知，由于電 容203、 303兩端的電壓不能突變，使腿0S晶體管103、 104的閾值電壓增大， 從而減小了電流的變化率，進一步減小了地彈噪聲，減小了功耗；PMOS晶體 管IOI、 102的閾值電壓減小，從而減小了輸出電路的延遲。
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權利要求
1. 一種抗地彈效應的輸出電路，包括連接預驅動電路上節點(G)的第一PMOS晶體管(101)、連接預驅動電路下節點(F)的第一NMOS晶體管(103)，第一PMOS晶體管(101)通過反相器與第二PMOS晶體管(102)連接；第一NMOS晶體管(103)通過反相器與第二NMOS晶體管(104)連接，其特征在于，所述第一PMOS晶體管(101)的體區、第二PMOS晶體管(102)的體區分別連接有PMOS閾值電壓調整電路(105)；所述第一NMOS晶體管(103)的體區、第二NMOS晶體管(104)的體區分別連接有NMOS閾值電壓調整電路(106)；PMOS閾值電壓調整電路(105)和NMOS閾值電壓調整電路(106)在預驅動電路上、下節點(F)、(G)由低電平轉換為高電平時，使第一、第二PMOS晶體管(101)、(102)的閾值電壓減小，第一、第二NMOS晶體管(103)、(104)的閾值電壓增大；在預驅動電路上、下節點(F)、(G)由高電平轉換為低電平時，使第一、第二PMOS晶體管(101)、(102)的閾值電壓增大，第一、第二NMOS晶體管(103)、(104)的閾值電壓減小，從而實現輸出電路的抗地彈效應，并減小功耗和延遲。
2. 如權利要求1所述的抗地彈效應的輸出電路，其特征在于，所述PMOS 閾值電壓調整電路(105)包括第三PMOS晶體管(202)，其源極連接被調整 PMOS晶體管的源極；該第三PMOS晶體管(202)的漏極連接被調整PMOS晶體 管的體區，并通過第一電容(203)連接被調整PMOS晶體管的柵極；該第三 PMOS晶體管(202)的柵極通過第一反相器(201)連接被調整PMOS晶體管的 柵極。
3. 如權利要求1所述的抗地彈效應的輸出電路，其特征在于，所述麗OS 閾值電壓調整電路(106)包括第三麗OS晶體管(302)，其源極連接被調整 麗OS晶體管的源極；該第三麗OS晶體管(302)的漏極連接被調整麗OS晶體 管的體區，并通過第二電容(303)連接被調整NMOS晶體管的柵極；該第三 麗OS晶體管(302)的柵極通過第二反相器(301)連接被調整歷OS晶體管的 柵極。
全文摘要
本發明公開了一種具有抗地彈效應的輸出電路，其特征在于，使用PMOS閾值電壓調整電路(105)調整PMOS輸出晶體管(101)、(102)的閾值電壓，使用NMOS閾值電壓調整電路(106)調整NMOS輸出晶體管(103)、(104)的閾值電壓。輸出電路的輸出由高電平向低電平轉換時，PMOS輸出晶體管(101)、(102)的閾值電壓增大，NMOS輸出晶體管(103)、(104)的閾值電壓減小，從而減小下拉電路的變化率，減小地線上的地彈效應，并降低功耗和下拉延遲；輸出電路的輸出由低電平向高電平轉換時，PMOS輸出晶體管(101)、(102)的閾值電壓減小，NMOS輸出晶體管(103)、(104)的閾值電壓增大，從而減小上拉電路的變化率，減小電壓線上的地彈效應，并降低功耗和上拉延遲。
文檔編號H03K19/0185GK101488743SQ200910021080
公開日2009年7月22日 申請日期2009年2月10日 優先權日2009年2月10日
發明者劉文平, 吳龍勝, 威 唐, 強 蘇 申請人:中國航天時代電子公司第七七一研究所