編碼裝置和解碼裝置的制作方法

專利名稱：編碼裝置和解碼裝置的制作方法
技術領域：
本發明涉及使用巻積碼進行糾錯編碼的編碼裝置和對進行了巻積編碼的代 碼序列進行解碼的解碼裝置。例如，涉及使用低密度奇偶校驗(LDPC :Low-Density Parity-Check)碼的編碼裝置和解碼裝置。
背景技術：
近年來，作為以可實現的電路規模發揮較高的糾錯能力的糾錯碼，低密度奇偶校 驗(LDPC :Low-Density Parity-Check)碼備受矚目。由于其較高的糾錯能力以及安裝的簡 便性，在IEEE802. lln的高速無線LAN (Local AreaNetworks,局域網)系統、數字播放系統 等的糾錯編碼方式中采用了 LDPC碼。 LDPC碼是以低密度的奇偶校驗矩陣H定義的糾錯碼。此外，低密度是指矩陣中包 含的1的元素數遠少于0的元素數。LDPC碼為具有與校驗矩陣H的列數N相等的塊長度的 塊碼(block code)。 另外，當前的許多通信系統具有以下特征，即如以太網(Ethernet)(注冊商標) 那樣，基于可變長度的分組或幀進行通信。在將塊碼即LDPC碼適用于這樣的系統時，例如 產生以下問題，即如何使固定長度的LDPC碼的塊(block)對應于可變長度的以太網(注 冊商標)的幀。這里，在作為無線LAN的標準的IEEE802. lln標準中采用了 LDPC碼。在 IEEE802. lln中，對發送信息序列適用填充或者刪截等來進行發送信息序列的長度、以及 LDPC碼的塊長度的調節。但是，存在以下問題，即因填充和刪截而產生編碼率的變化或者需 要發送冗余的序列。 在這樣的塊碼的LDPC碼(以下，記為"LDPC-BC :Low-DensityParity-Check Block Code")中，正在研究能夠對任意長度的信息序列進行編碼和解碼的LDPC巻積碼(以下，記 為"LDPC-CC(Low-Density Parity-CheckConvolutional Code)")(參照非專利文獻1)。
LDPC-CC是以低密度的奇偶校驗矩陣定義的巻積碼。圖1表示一例編碼率R = l/2( = b/c)的LDPC-CC的奇偶校驗矩陣H[。；。其中，n表示發送信息序列的長度，T表示 轉置矩陣。 由該圖可知，校驗矩陣H[Q、n]T的元素h，) (t)和h2(m) (t)取0或1 (m = 0， 1，. . . ，M)。 另外，校驗矩陣Hto、n]T中包含的h，) (t)和h2(m) (t)以外的元素都是0(m = 0， l，. . . ，M)。如 圖1所示，LDPC-CC的校驗矩陣具有以下特征，即僅位于矩陣的對角項和其附近的元素是1， 矩陣的左下和右上的元素是O。 這里，若表示編碼率R = 1/2 ( = b/c)的例子，則在h/0) (t) = 1和h2(°) (t) = 1
時，根據校驗矩陣H[。』T，通過式(1)和式(2)進行LDPC-CC的編碼。
<formula>formula see original document page 4</formula>
Ut表示發送信息序列，Vu和vu表示發送碼字序列。另外，M表示LDPC-CC中的存儲長度。 圖2表示進行式(1)和式(2)的LDPC-CC的編碼器的結構例。如圖2所示，LDPC-CC 編碼器IO所采用的結構，包括移位寄存器11-1至ll-M和移位寄存器14-1至14-M、加權 乘法器12-0至12-M和加權乘法器13-0至13-M、加權控制單元14、以及mod2加法("異 或"邏輯運算)器15。 移位寄存器11-1至ll-M和移位寄存器14-1至14-M分別為保持Vl,t—i和v2,t—Ji =0， . . . ， M)的寄存器，在下一個輸入來的定時，將所保持的值傳送到右邊相鄰的移位寄存 器，并保持從左邊相鄰的移位寄存器輸出的值。 加權乘法器12-0至12-M和加權乘法器13-0至13_M根據從加權控制單元14輸 出的控制信號，將h/m)和h，(m二0，l，…，M)的值切換為0或1。加權控制單元14基于 在內部所保持的校驗矩陣，將該定時的h，)和h2(m)的值傳送到加權乘法器12-0至12-M和 加權乘法器13-0至13-M。 mod2加法器15對加權乘法器12-0至12-M和加權乘法器13-0 至13-M的輸出結果進行mod2加法運算("異或"邏輯運算)，計算V2,H。
通過采用這樣的結構，LDPC-CC編碼器IO能夠進行基于校驗矩陣的LDPC-CC編碼。
這樣，LDPC-CC的編碼器具有以下的特征，S卩能夠僅由移位寄存器、加法器、以及加 權乘法器構成，所以能夠以非常簡單的電路來實現。另外，由于LDPC-CC是巻積碼之一，所 以能夠對任意長度的信息序列進行編碼，而無需將發送信息序列劃分為固定長度的塊來進 行編碼。 與LDPC-BC同樣地，能夠基于校驗矩陣H，將Sum-Product (和積)算法適用于 LDPC-CC解碼。因此，無需使用維特比算法那樣的、基于最大似然序列估計的解碼算法，能夠 通過低處理延遲來完成解碼處理。另外，在非專利文獻1中，提出利用了僅在矩陣的對角項 附近存在1的校驗矩陣的形的解碼算法。 非 專 禾U 文 獻1 :Alberto Jimen ez Felstorom， and Kamil Sh.Zigangirov，"Time-Varying Periodic Convolutional Codes With Low_DensityParity_Check_Matrix，，， IEEE Transactions on Information Theory, Vol. 45， No. 6， pp. 2181-2191， S印tember 1999.

發明內容
發明需要解決的問題 然而，如上所述，值為1的元素(權重)僅分布在校驗矩陣的對角項附近。因此， 存在如下的特征，即LDPC-CC的碼字的最小距離短于能夠使用權重隨機分布在整個塊長度 的校驗矩陣的LDPC-BC。因此，LDPC-CC的解碼后的誤碼率特性存在發生高誤碼率下的誤碼 平臺(error floor)的傾向。 本發明的目的在于，提供能夠使用可對任意長度的信息序列進行編碼和解碼的巻 積碼特征，改善誤碼平臺的編碼裝置和解碼裝置。
解決問題的方案 本發明的編碼裝置所采用的結構，包括巻積編碼單元，通過對輸入序列進行巻積 編碼而取得巻積碼字序列；以及塊編碼單元，通過對所述巻積碼字序列進行塊編碼而取得 奇偶校驗序列，并且將該奇偶校驗序列輸出到所述巻積編碼單元。
根據該結構，即使在解碼端由于對巻積碼的解碼處理而殘留難以校正的差錯的情 況下，也能夠通過對塊碼的解碼處理來校正該差錯，所以能夠使用可對任意長度的發送信 息序列進行編碼和解碼的巻積碼的特征來改善誤碼平臺。 本發明的解碼裝置的一個形態所采用的結構，包括巻積解碼單元，通過對輸入序
列進行巻積解碼而取得解碼序列；以及塊解碼單元，對所述解碼序列進行塊解碼。 根據該結構，即使在編碼端對通過對發送信息序列的巻積編碼序列進行塊編碼而
取得的奇偶校驗序列進一步進行了巻積編碼時，在解碼端由于對巻積碼的解碼處理而殘留
難以校正的差錯的情況下，也能夠通過對塊碼的解碼處理來校正該差錯，所以能夠使用可
對任意長度的發送信息序列進行編碼和解碼的巻積碼的特征來改善誤碼平臺。 發明的效果 根據本發明，能夠使用可對任意長度的信息序列進行編碼和解碼的巻積碼特征， 改善誤碼平臺。


圖1是表示一例LDPC-CC的校驗矩陣。 圖2是表示LDPC-CC編碼器的結構例的方框圖。 圖3是表示本發明實施方式1的發送裝置的結構的方框圖。 圖4是表示實施方式1的LDPC編碼單元的結構例的方框圖。 圖5是表示實施方式1的LDPC-BC編碼器的結構例的方框圖。 圖6是表示實施方式1的接收裝置的結構的方框圖。 圖7是表示實施方式1的LDPC解碼單元的結構例的方框圖。 圖8是用于說明LDPC編碼單元的動作的時序圖。 圖9是校驗矩陣存儲單元所存儲的校驗矩陣的一例。 圖10是表示LDPC解碼單元的另一個結構例的方框圖。 圖11是表示LDPC解碼單元的另一個結構例的方框圖。 圖12是表示LDPC解碼單元的另一個結構例的方框圖。 圖13是表示一例結構性LDPC碼的圖。 圖14是表示一例RA碼的圖。 圖15是表示使用了 RA碼時的LDPC-BC編碼器的結構例的方框圖。 圖16是表示本發明實施方式2的一例校驗矩陣的圖。 圖17是表示實施方式2的LDPC編碼單元的結構例的方框圖。 圖18是表示實施方式2的LDPC解碼單元的結構例的方框圖。 圖19是表示實施方式2的LDPC-BC奇偶校驗運算器的結構例的方框圖。 圖20是表示實施方式2的一例校驗矩陣的圖。 圖21是表示LDPC解碼單元的另一個結構例的方框圖。 圖22是表示LDPC解碼單元的另一個結構例的方框圖。 圖23是表示本發明實施方式3的LDPC-BC編碼器的結構例的方框圖。 圖24是表示實施方式3的一例生成矩陣的圖。
具體實施例方式
以下，參照附圖詳細地說明本發明的實施方式。 [OO54](實施方式1) 在本實施方式中，說明通過對LDPC-CC編碼后的碼字序列進一步以LDPC-BC進行 編碼來獲得連接碼的效果，消除誤碼平臺的LDPC編碼器和LDPC解碼器。 [OO56](發送裝置的整體結構) 圖3表示本實施方式的發送裝置的結構。圖3的發送裝置100所采用的結構包括 LDPC編碼單元110、交織單元120、調制單元130、控制信息生成單元140、無線單元150、以 及發送天線160。 LDPC編碼單元110對發送信息序列進行糾錯編碼處理，將所獲得的發送碼字序列 輸出到交織單元120。 交織單元120對發送碼字序列進行序列的順序的重新排列處理(交織)，并將交織 后的發送碼字序列輸出到調制單元130。 調制單元130對交織后的發送碼字序列以PSK (Phase Shift Keying ;相移鍵控) 和QAM (Quadrature Amplitude Modulation ;正交振幅調制)等調制方式進行調制，并將發 送調制碼元序列輸出到無線單元150。 控制信息生成單元140生成用于在發送裝置與接收裝置之間接收信號所需的控 制信息，并將其傳送到調制單元130。作為控制信息的例子，包括調制方式、發送信息序列長 度、用于時間和頻率同步的前置碼信號。 無線單元150對發送調制碼元序列進行D/A (Digital to Analog ;數字模擬)變 換、頻率變換和RF(Radio Frequency ;無線頻率)濾波處理等的無線調制處理，生成RF發 送信號。 發送天線160將RF發送信號發送。
(LDPC編碼單元的結構) 圖4表示LDPC編碼單元的結構例。圖4的LDPC編碼單元110所采用的結構包括 LDPC-CC編碼器111、 LDPC-BC編碼器112、以及切換器113。 LDPC-CC編碼器111對輸入序列進行LDPC-CC編碼。LDPC-CC編碼器的結構與圖2 相同，由于已經在圖2中表示了編碼率R二 1/2時的結構例，所以省略說明丄DPC-CC編碼器 111在將編碼后的發送碼字序列Vl,t和v2,t輸出到交織單元120的同時，還輸出到LDPC-BC 編碼器112。 LDPC-BC編碼器112對從LDPC-CC編碼器111輸出的發送碼字序列Vl, t和v2, t進 行LDPC-BC編碼處理，并將通過編碼獲得的奇偶校驗序列vBe,t輸出到切換器113。
切換器113在將相當于預定長度的發送信息序列ut輸出到LDPC-CC編碼器111 后，將從LDPC-BC編碼器112輸出的奇偶校驗序列vBC,t輸出到LDPC-CC編碼器111。 [OO69] (LDPC-BC編碼器的結構) 圖5表示LDPC-BC編碼器的結構例。圖5的LDPC-BC編碼器112所采用的結構，包 括并行/串行變換單元1121、切換器1122、加權乘法單元1123-l至1123-P、加法器1124-1 至1124-P、延遲器1125-1至1125-P、校驗矩陣存儲單元1126、并行/串行變換單元1127、 以及LDPC-BC編碼控制單元1128。
并行/串行變換單元1121將從LDPC-CC編碼器111并行輸出的LDPC-CC編碼后 的發送碼字序列Vl,t和v2,t變換為串行的序列，并將其輸出到切換器1122。
切換器1122根據從LDPC-BC編碼控制單元1128輸出的信息和奇偶校驗切換信 號，將發送碼字序列Vu、 v2,t和LDPC-BC奇偶校驗序列vBC,P中的一方傳輸到加權乘法單元 1123-1至1123-P。 加權乘法單元1123-1至1123-P根據校驗矩陣存儲單元1126所存儲的校驗矩 陣的權重的位置，對所輸入過來的比特乘以1或0的權重(weight)。此外，加權乘法單元
1123- 1至1123-P既可以采用對所輸入過來的比特直接乘以1或0的結構，也可以采用在權 重為1時，將輸入比特輸出到后級，在為0時，無論輸入比特如何，都輸出0的結構。
加法器1124-1至1124-P進行從加權乘法單元1123-1至1123-P輸出的比特、與 從延遲器1125-1至1125-P輸出的比特的mod2加法運算("異或"邏輯運算)，并將其結果 輸出到并行/串行變換單元1127。 延遲器1125-1至1125-P使輸入比特延遲相當于1比特，并將其輸出到加法器
1124- 1至1124-P。 校驗矩陣存儲單元1126存儲進行LDPC-BC的校驗矩陣HBC，根據不同的時亥lj，將1 或0的權重輸出到加權乘法單元1123-1至1123-P。 并行/串行變換單元1127將作為加法器1124-1至1124-P的輸出結果的奇偶校 驗位并行累積(accumulate)，將累積的P個奇偶校驗位進行串行變換，并將其作為奇偶校 驗序列v^,p輸出到切換器1122和切換器113。此外，并行/串行變換單元1127根據來自 LDPC-BC編碼控制單元1128的指示信號而切換累積奇偶校驗位的定時和串行輸出累積的 奇偶校驗位的定時。 LDPC-BC編碼控制單元1128基于LDPC-CC碼字序列的序列長度，將信息和奇偶校 驗切換信號輸出到切換器1122和校驗矩陣存儲單元1126，并將指示信號輸出到并行/串行 變換單元1127。此外，LDPC-BC編碼控制單元1128預先從系統等中取得與發送碼字序列長 度對應的n的值。 具體而言，LDPC-BC編碼控制單元1128在輸入了發送信息序列的LDPC-CC碼字的 序列(vu， v2,。)的定時，輸出信息和奇偶校驗切換信號以及指示信號。在該定時輸出的信 息和奇偶校驗切換信號給予切換器1122產生將并行/串行變換單元1121的輸出信號(S12 和S13)作為S15輸出的指示。另外，在該定時輸出的信息和奇偶校驗切換信號給校驗矩陣 存儲單元1126指示使其輸出圖9所示的校驗矩陣H^的系統(systematic)部分、即從H^ 的第1列開始依序輸出權重。另外，在該定時輸出的指示信號給并行/串行變換單元1127 累積奇偶校驗位的指示。 LDPC-BC編碼控制單元1128對發送信息序列的LDPC-CC碼字的序列(Vl,t， v2,t)進 行計數。 接下來，LDPC-BC編碼控制單元1128在發送信息序列的LDPC-CC碼字序列輸入結 束了的定時(到輸入了 Vl,n， ^,n為止的定時、或者計數的值成為LDPC-CC碼字序列的序列 長度的定時)，切換信息和奇偶校驗切換信號與指示信號，將切換后的信息和奇偶校驗切換 信號輸出到切換器1122和校驗矩陣存儲單元1126，將切換后的指示信號輸出到并行/串行 變換單元1127。
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切換后的信息和奇偶校驗切換信號給予切換器1122產生將并行/串行變換單元 1127的輸出信號(S14)作為S15輸出的指示。另外，切換后的信息和奇偶校驗切換信號給 校驗矩陣存儲單元1126指示使其輸出圖9所示的校驗矩陣HBC的奇偶校驗位部分、即從HBCp 的第1列(HBC的第KBC+1列)開始依序將權重輸出到加權乘法單元1123-1至1123-P。
另夕卜，切換后的指示信號給并行/串行變換單元1127指示使其將累積 (accumulate)的奇偶校驗位串行變換后進行輸出作為奇偶校驗序列vBC, p。具體而言， LDPC-BC編碼控制單元1128指示并行/串行變換單元1127首先輸出加法器1124-1的輸 出，之后依序輸出各個加法器的輸出直至加法器1124-P為止。 根據這些切換后的信息和奇偶校驗切換信號以及指示信號，并行/串行變換單 元1127輸出奇偶校驗序列v^,p，切換器1122將該奇偶校驗序列vBC,p輸出到加權乘法單元 1123-1至1123-P。 這樣，發送裝置100通過LDPC-CC編碼器111對發送信息序列進行LDPC-CC編碼 而取得LDPC-CC碼字序列，通過LDPC-BC編碼器112對該LDPC-CC碼字序列進行LDPC-BC 編碼而取得奇偶校驗序列，進而LDPC-CC編碼器111對該奇偶校驗序列進行LDPC-CC編碼。 [oose](接收裝置的整體結構) 圖6表示本實施方式的接收裝置的結構。圖6的接收裝置200所采用的結構包括
接收天線210、無線單元220、正交解調單元230、信道變動估計單元240、控制信息檢測單元
250、對數似然運算單元260、解交織單元270、以及LDPC解碼單元280。 接收天線210接收從發送裝置100發送的RF發送信號，并將其傳送到無線單元
220。 無線單元220進行RF濾波處理、頻率變換、A/D(Analog to Digital,模擬數字) 變換等的無線解調處理，并將無線解調處理后的接收信號輸出到正交解調單元230。
正交解調單元230從無線解調處理后的接收信號中檢測I信道和Q信道各自的基 帶信號，并將檢測出的基帶信號傳送到信道變動估計單元240、控制信息檢測單元250和對 數似然運算單元260。 信道變動估計單元240利用基帶信號所包含的已知信號，估計在發送裝置100和 接收裝置200之間的無線傳播路徑上的信道變動，并將估計結果傳送到對數似然運算單元 260。 另外，控制信息檢測單元250檢測基帶信號所包含的控制信號，傳送到對數似然 運算單元260。 對數似然運算單元260基于基帶信號求所發送的各個碼字比特的對數似然比，并 將其傳送到解交織單元270。 解交織單元270使用與發送裝置100的交織單元120進行的重新排列處理相反的 處理，重新排列對數似然比的序列的順序。 LDPC解碼單元280使用對數似然比序列進行糾錯解碼，輸出解碼結果的硬判定 值。 (LDPC解碼單元的結構) 圖7表示LDPC解碼單元的結構例。圖7的LDPC解碼單元280所采用的結構包括 LDPC-CC解碼器281、 LDPC-BC解碼器282、以及硬判定單元283。
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LDPC-CC解碼器281對從解交織單元270輸出的接收對數似然序列進行基于 LDPC-CC校驗矩陣Hce的LDPC-CC解碼處理。在非專利文獻1等中記載了 LDPC-CC解碼處 理的細節，所以省略說明。LDPC-CC解碼器281將通過LDPC-CC解碼處理而獲得的CC解碼 后軟判定值輸出到LDPC-BC解碼器282。 LDPC-BC解碼器282對從LDPC-CC解碼器281輸出的CC解碼后軟判定值 進行基于LDPC-BC校驗矩陣HBe的LDPC-BC解碼處理。LDPC-BC解碼處理能夠使用 BeliefPropagation (置信傳播)解碼、Sum-Product (和-積)解碼等周知的解碼算法來進 行，所以省略其說明。 LDPC-BC解碼器282將LDPC-BC解碼后的BC解碼后軟判定值輸出到硬判定單元 283。硬判定單元283對BC解碼后軟判定值進行硬判定，取得接收信息序列。 這樣，接收裝置200通過LDPC-CC解碼單元281對接收對數似然比序列進行
LDPC-CC解碼，取得CC解碼后軟判定值。接著，接收裝置200通過LDPC-BC解碼器282對
CC解碼后軟判定值進行LDPC-BC解碼，取得BC解碼后軟判定值。接下來，接收裝置200通
過硬判定單元283對BC解碼后軟判定值進行硬判定，取得接收信息序列。 (動作) 以下，參照圖8的時序圖，主要以LDPC編碼單元110的動作為中心，說明如上構成 的發送裝置100的動作。此夕卜，在圖8中，附加了與對應于圖4和圖5的序列(S11至S17) 相同的標號。 首先，發送信息序列ut (t = 1， . . . ， n)在被輸入到LDPC編碼單元110后，經由切 換器113被輸入LDPC-CC編碼器111。另外，發送信息序列ut的下標"t"表示時刻，n表示 與發送信息序列長度對應的時刻。圖8A表示在時刻tl至t3之間，發送信息序列ut作為 輸入序列Sll被輸入LDPC-CC編碼器111的情況。 發送信息序列ut由LDPC編碼單元110的LDPC-CC編碼器111進行LDPC-CC編碼。 由LDPC-CC編碼器111進行LDPC-CC編碼所取得的發送碼字序列Vl, t和v2, t (編碼率R = 1/2時)被輸出到后級的交織單元120，進而被輸出到LDPC-BC編碼器112。在圖8B中，表 示發送碼字序列Vl, t和v2, t作為LDPC-CC編碼器111的輸出序列S12和S13在時刻t2至 t4之間被輸出的情形。 在LDPC-BC編碼器112的并行/串行變換單元1121中，首先，并行輸入的發送碼 字序列t和v2, t被變換為串行，串行變換后的發送碼字序列Vl, t和v2, t被輸出到切換器 1122。 LDPC-BC編碼控制單元1128在時刻t為t《n時，即存在發送碼字序列Vl,t和v2, t的輸入時(以下，將該時刻稱為"系統編碼期間")，控制切換器1122以使其將發送碼字序 列和v2,t傳送到加權乘法單元1123-1至1123-P。在圖8所示的例子中，時刻t2至t4 為"系統編碼期間"。另外，如圖8D所示，表示串行變換后的發送碼字序列Vl, t和v2, t作為 切換器1122的輸出序列S15在時刻t2至t4之間被輸出的情形。此時，相同的發送碼字被 傳送到加權乘法單元1123-1至1123-P。此外，LDPC-BC編碼控制單元1128預先從系統等 中取得與發送碼字序列長度對應的時刻n。 在加權乘法單元1123-1至1123-P中，基于校驗矩陣存儲單元1126所存儲的校驗矩陣，對發送碼字序列Vl,t和v2,t乘以1或0。 圖9表示一例校驗矩陣。圖9所示的校驗矩陣HBC的各行與LDPC-BC的奇偶校驗 方程式對應，各列與LDPC-BC碼字對應。另外，校驗矩陣HBe由HBes和HBep的兩個部分構成。 HBCs是在LDPC-BC中，與系統位(systematicbit)部分、即所輸入的發送碼字序列Vl,t和v2, t對應的部分的部分矩陣。另外，H^與通過LDPC-BC編碼所得的奇偶校驗位部分對應。另 外，H抑為下三角矩陣，具有這種特征的校驗矩陣被稱為LDGM(Low-DensityGeneration-Mat rix，低密度生成矩陣)。 在系統編碼期間，部分校驗矩陣H^的各列的權重從校驗矩陣存儲單元1126分別 傳送到加權乘法單元1123-1至1123-P。另外，在各個加權乘法單元1123-1至1123-P、加 法器1124-1至1124-P、延遲器1125-1至1125-P中，進行與從校驗矩陣HBC的第1行到第 P行的奇偶校驗方程式對應的運算，并運算結果被輸出到并行/串行變換單元1127。另外， 在并行/串行變換單元1127中，在從LDPC-BC編碼控制單元1128通知為系統編碼期間的 期間，加法器1124-1至1124-P的輸出分別被累積(accumulate)。 接下來，說明在時刻t為t > n的情況、即來自LDPC-CC編碼器111的發送碼字序 列t和v2, t的輸入結束了的情況(以下，稱為"奇偶校驗編碼期間")。在圖8所示的例 子中，時刻t5至時刻t7為"奇偶校驗編碼期間"。 在變為奇偶校驗編碼期間后，LDPC-BC編碼控制單元1128將表示是奇偶校驗編碼 期間的信息和奇偶校驗切換信號以及指示信號，通知給切換器1122以及并行/串行變換單 元1127。 在并行/串行變換單元1127中，在奇偶校驗編碼期間時，加法器1124-1至1124-P 的輸出從與校驗矩陣H^的第1行對應的加法器1124-1的輸出開始依序被變換為串行。另 外，變換后的奇偶校驗序列(以下，稱為"BC奇偶校驗序列")被輸出到LDPC-CC編碼器111 和切換器1122(參照圖8C)。 然后，在切換器1122中，在為奇偶校驗編碼期間時，傳送到加權乘法單元1123-1 至1123-P的比特被切換為從并行/串行變換單元1127輸出的BC奇偶校驗序列^c,t，代替 從LDPC-CC編碼器111輸出的發送碼字序列Vl, t和v2, t (參照圖8D)。 在變為奇偶校驗編碼期間，校驗矩陣H^的奇偶校驗位部分、即給予從H^的第1列 (HBC的第KBC+1列)開始依序將權重輸出到加權乘法單元1123-1至1123-P的指示的信息 和奇偶校驗切換信號，從LDPC-BC編碼控制單元1128輸出到校驗矩陣存儲單元1126。接下 來，校驗矩陣存儲單元1126即使在不將到校驗矩陣HBC的第KBC為止的權重輸出到加權乘法 單元1123-1至1123-P時，也跳過(skip)到第KBe列為止的列，將第KBe+l列的權重輸出到 加權乘法單元1123-1至1123-P。之后，校驗矩陣存儲單元1126按第KBe+2列、第KBe+3列、 一直到第NBC列為止依序將權重輸出到加權乘法單元1123-1至1123-P。
由此，在加權乘法單元1123-1至1123-P中，BC奇偶校驗位序列vBC,t的比特(以 下，稱為"BC奇偶校驗位")與校驗矩陣的權重相乘。 由于部分校驗矩陣H^被設計為構成下三角矩陣，所以在進行第二個BC奇偶校驗 位的加權乘法運算時，已經求得第一個BC奇偶校驗位。因此，也可以不進行加權乘法單元 1123-1、加法器1124-1、延遲器1125-1的一連串的處理。之后，同樣地，在進行第p個BC奇 偶校驗位的加權乘法運算時，能夠省略到第P-1個為止的加權乘法單元、加法器、延遲器的一連串的處理。 這樣，LDPC-BC編碼器112將通過上述處理求出的BC奇偶校驗位進行串行變換， 將BC奇偶校驗序列vBC,t輸出到LDPC-CC編碼器111。 由此，LDPC-CC編碼器111將從LDPC-BC編碼器112輸出的BC奇偶校驗序列vBC,t 連接在發送信息序列ut之后，進行LDPC-CC編碼(參照圖8A)。其中，LDPC-CC編碼器111 僅將通過對BC奇偶校驗序列vBe,t進行LDPC-CC編碼所得的發送碼字序列Vl,t+P和v2,t+p輸 出到交織單元120，而不輸出到LDPC-BC編碼器112 (參照圖8E)。 此外，LDPC-BC編碼器112在變為奇偶校驗編碼期間后，對從校驗矩陣存儲單元 1126輸出的權重進行強制地切換為HBep的權重的處理。 具體而言，在奇偶校驗編碼期間，與部分校驗矩陣H^的各列對應的權重從校驗 矩陣存儲單元1126分別輸出到加權乘法單元1123-1至1123-P。這里，即使在時刻t小 于KBC的情況、即在HBCs的所有的列的輸出尚未結束的情況下，在變為奇偶校驗編碼期間后， HBCP的權重也從校驗矩陣存儲單元1126輸出。由此，即使在所輸入的發送碼字序列的長度 短于LDPC-BC的系統塊長度KBe時，也能夠在發送碼字序列的輸入結束了的定時，輸出通過 LDPC-BC編碼所得的奇偶校驗序列。 在變為奇偶校驗編碼期間后，將從校驗矩陣存儲單元1126輸出的權重強制地切 換為HBep的權重的處理，與假設時刻n之后到KBe為止所獲得的發送碼字序列全部為0而進 行了 LDPC-BC的編碼等效。因此，在解碼時，只要基于該假設實施解碼處理，就不會導致解 碼特性的劣化。 此外，在校驗矩陣HBe中，將與系統部分對應的部分矩陣HBes的大小(列數)，作為 包含發送裝置100的通信系統可取的、發送信息序列的LDPC-CC碼字序列數的最大值。由 此，發送信息序列的LDPC-CC的碼字序列的數超過H^的大小，其結果，能夠避免發生不進 行LDPC-BC編碼的發送信息序列的LDPC-CC碼字。 這樣，在糾錯編碼后的發送碼字序列從LDPC編碼單元IIO傳送到交織單元120 后，在交織單元120中，發送碼字序列被交織。接著，在調制單元130中，對交織后的發送碼 字序列、以及從控制信息生成單元140輸出的控制信息進行調制。接下來，由無線單元150 對調制后的調制碼元序列進行無線調制處理，所生成的RF發送信號經由發送天線160發 送。 接著，主要以LDPC解碼單元280的動作為中心，說明如上構成的接收裝置200的 動作。 通過接收裝置200的接收天線210接收從發送裝置100發送的RF信號，并傳送到 無線單元220。 在無線單元220中，對從發送裝置100發送的RF信號進行無線解調處理，由正交 解調單元230檢測I信道、Q信道各自的基帶信號。 在控制信息檢測單元250中，檢測基帶信號所包含的控制信號，檢測出的控制信 號被傳送到對數似然運算單元260。 對數似然運算單元260從基帶信號求發送了的各個碼字比特的對數似然比。接 著，解交織單元270使用與發送裝置100的交織單元120進行的重新排列處理相反的處理， 重新排列對數似然比的序列的順序。解交織后的接收對數似然序列傳送到LDPC解碼單元
12280的LDPC-CC解碼器281。 在LDPC解碼單元280的LDPC-CC解碼器281中，對從解交織單元270輸出的接收 對數似然序列進行基于LDPC-CC校驗矩陣Hrc的LDPC-CC解碼處理。在LDPC-BC解碼器282 中，對從LDPC-CC解碼器281輸出的CC解碼后軟判定值進行基于LDPC-BC校驗矩陣HBC的 LDPC-BC解碼處理。 在硬判定單元283中，對BC解碼后軟判定值進行硬判定，取得接收信息序列。
這樣，在LDPC解碼單元280中，對進行了 LDPC-CC解碼處理后獲得的LDPC-CC解 碼后軟判定值序列，進一步進行LDPC-BC解碼處理。該LDPC-CC解碼后軟判定值序列與對 發送信息序列進行LDPC-CC編碼所取得的LDPC-CC碼字，附加了對其進一步進行LDPC-BC 編碼所取得的奇偶校驗序列后的序列對應。 這樣，通過對LDPC-CC解碼后軟判定值序列進行LDPC-BC解碼，即使由于LDPC-CC 的最小距離較短而造成在LDPC-CC解碼結果中殘留了差錯，也能夠通過LDPC-BC的解碼增 益來校正該差錯。其結果，能夠改善在僅使用LDPC-CC時成為問題的誤碼平臺。
另外，通常，在對多個糾錯碼進行連接編碼時，在第一碼的編碼器與第二碼的編碼 器之間需要交織器，另外，在第二碼的解碼器與第一碼的解碼器之間需要解交織器。相對于 此，在本實施方式中使用的LDPC-BC碼內含長度相當于塊長度的交織效果。因此，如本結構 所示，通過對進行連接編碼的碼的一方使用LDPC-BC碼，從而不需要編碼器之間的交織器、 以及解碼器之間的解交織器。 如上所述，根據本實施方式，LDPC編碼單元110包括LDPC-CC編碼器111，通過 進行LDPC-CC編碼而取得LDPC-CC碼字序列；以及LDPC-BC編碼器112，通過對所獲得的 LDPC-CC碼字序列進行LDPC-BC編碼而取得奇偶校驗序列，并將該奇偶校驗序列輸出到 LDPC-CC編碼器111， LDPC-CC編碼器111通過對發送信息序列進行LDPC-CC編碼而取得 LDPC-CC碼字序列，LDPC-BC編碼器112通過對該LDPC-CC碼字序列進行LDPC-BC編碼而取 得奇偶校驗序列，LDPC-CC編碼器111對該奇偶校驗序列進一步進行LDPC-CC編碼。
另外，LDPC解碼單元280包括LDPC-CC解碼單元281，對輸入序列進行LDPC-CC 解碼；以及LDPC-BC解碼單元282，對來自LDPC-CC解碼單元281的輸出序列進行LDPC-BC 解碼，LDPC-CC解碼器281通過對接收對數似然比序列進行LDPC-CC解碼而取得LDPC-CC解 碼后軟判定值，LDPC-BC解碼器282使用該LDPC-CC解碼后軟判定值進行LDPC-BC解碼。
由此，連接上發送信息序列的LDPC-CC編碼序列，從LDPC編碼單元110輸出對該 LDPC-CC編碼序列進行LDPC-BC編碼所取得奇偶校驗序列，進一步進行LDPC-CC編碼所得的 LDPC-CC編碼序列。因此，即使在由LDPC解碼單元280對發送信息序列的LDPC-CC編碼序 列進行了解碼處理，其結果，產生了差錯時，也能夠通過使用對于該LDPC-CC編碼序列的奇
偶校驗序列的解碼處理結果來進行糾錯，能夠改善誤碼平臺。
(變形例) 圖10表示LDPC解碼單元的另一個結構例。在圖7所示的LDPC解碼單元280中， 通過對LDPC-CC解碼器281和LDPC-BC解碼器282的雙方使用軟輸入軟輸出(SIS0 :Soft Input Soft Output)解碼器，獲得較高的糾錯解碼增益。相對于此，也可以采用以下的結 構，即如圖10所示，在LDPC-CC解碼器281與LDPC-BC解碼器282之間設置硬判定單元 283， LDPC-BC解碼器282進行硬判定的LDPC-BC解碼處理。由此，與LDPC-CC解碼器281和LDPC-BC解碼器282的雙方都適用SIS0解碼算法的情況相比，雖然糾錯解碼增益下降，但能夠簡化LDPC-BC解碼器282的結構。另外，也縮短了 LDPC-BC解碼處理所需的時間。
圖11表示LDPC解碼單元的再一個結構例。圖11的LDPC解碼單元280所采用的結構包括LDPC-CC解碼器281、差錯檢測/標簽附加單元284、以及LDPC-BC消失校正解碼器285。 差錯檢測/標簽附加單元284對從LDPC-CC解碼器281輸出的CC解碼后軟判定值進行硬判定，獲得接收碼字序列。另外，差錯檢測/標簽附加單元284進行基于校驗矩陣Hcc的奇偶校驗。進行了 LDPC-CC編碼的碼字能夠以LDPC-CC碼的存儲長度M為單位來判定是否滿足奇偶校驗。具體而言，在LDPC-CC中，能夠通過使用式(3)，對每個存儲長度M的分區進行分組校驗。 此時，差錯檢測/標簽附加單元284在接收碼字序列按存儲長度M的分區滿足奇偶校驗時，判定為無差錯而輸出該分區所包含的碼字。另一方面，在不滿足奇偶校驗時，差錯檢測/標簽附加單元284判定為存在差錯，將該分區所包含的碼字全部輸出為"e (消失)"。 LDPC-BC消失校正解碼器285對從差錯檢測/標簽附加單元284輸出的附帶消失標簽的接收碼字序列，適用基于LDPC-BC的消失校正解碼算法，進行消失校正。LDPC-BC消失校正解碼器285輸出適用了消失校正解碼處理后的接收信息序列。 這樣，通過使LDPC-CC的以存儲長度M的分區進行奇偶校驗的特征和LDPC-BC的消失校正解碼處理組合，能夠以較少的運算量、以及解碼處理時間來進行連接碼的解碼處理。 圖12表示LDPC解碼單元的再一個結構例。圖12的LDPC解碼單元280是特播(turbo)解碼器，其所采用的結構包括LDPC-CC解碼器281、LDPC-BC解碼器282、硬判定單元283、以及減法器286和287。 LDPC-CC解碼器281首先對從解交織單元270輸出的接收對數似然序列進行LDPC-CC解碼，并將LDPC-CC解碼處理后的CC解碼后軟判定值輸出到減法器286。接著，減法器286從CC解碼后軟判定值中減去從減法器287輸出的BC解碼后外部值序列，并將CC解碼后外部值序列輸出到LDPC-BC解碼器282和減法器287。此外，在第一次LDPC-CC解碼時，提供全零序列作為BC解碼后外部值序列。 接著，LDPC-BC解碼器282使用CC解碼后外部值序列進行LDPC-BC解碼處理，并將BC解碼后軟判定值輸出到硬判定單元283和減法器287。 減法器287從BC解碼后軟判定值中減去CC解碼后外部值序列，并將BC解碼后外部值序列輸出到LDPC-CC解碼器281。 LDPC-CC解碼器281使用從減法器287輸出的BC解碼后外部值序列、以及接收對數似然比序列重新進行解碼處理。 在重復了預定次數的該重復解碼處理后，硬判定單元283從對BC解碼后軟判定值進行了硬判定的值中獲得接收信息序列。這樣，通過對LDPC解碼單元280采用LDPC-CC解碼和LDPC-BC解碼的特播解碼
的結構，能夠獲得由兩個解碼處理產生的迭代解碼增益，所以提高解碼增益，改善差錯率特性。 另外，在以上的說明中，說明了 LDPC編碼單元110使用LDPC-CC編碼后所得的發送碼字序列進行LDPC-BC編碼的情況。在使用LDPC-CC編碼后的發送碼字序列進行LDPC-BC編碼時，能夠增加LDPC-BC碼的碼長度，能夠提高LDPC-BC的校正能力。另外，能夠適用在圖12中說明的特播解碼型的解碼算法。 此外，也能夠直接對發送信息序列進行LDPC-BC編碼，代替發送碼字序列。也就是說，LDPC-CC編碼器111通過對發送信息序列進行LDPC-CC編碼，取得LDPC-CC碼字序列。LDPC-BC編碼器112通過對該發送信息序列進行LDPC-BC編碼，取得奇偶校驗序列。LDPC-CC編碼器111也可以對該奇偶校驗序列進一步進行LDPC-CC編碼。在對發送信息序列直接進行LDPC-BC編碼時，被編碼的比特數取決于LDPC-BC校驗矩陣的大小，所以編碼比特變少，獲得能夠削減編碼和解碼處理的運算量、以及延遲時間的效果。 另外，在以上的說明中，以圖9所示的校驗矩陣的情況為例說明了 LDPC-BC的校驗矩陣HBC，但本發明并不限于此，例如也可以是QC(QuasiCyclic，類循環)-LDPC碼、Array-LDPC碼等結構性(Structured) LDPC碼。結構性LDPC碼的校驗矩陣HBe采用單位矩陣、使單位矩陣循環移位(CyclicShift) 了任意次數的矩陣、以及縱和橫排列了多個零矩陣的形式。圖13表示一例結構性LDPC碼。這里，H^的各個元素表示zXz的單位矩陣的循環移位量。在元素為0時表示單位矩陣，在元素為1以上時，表示將單位矩陣向右循環移位了該數的矩陣。另外，在元素為-時，表示zXz的零矩陣。 在將這樣的結構性LDPC碼用作LDPC-BC的校驗矩陣時，將單位矩陣的大小z設定為與LDPC-CC的存儲長度M相同、或者大于存儲長度是有效的。由于LDPC-CC是巻積碼，所以在產生差錯時，該差錯影響的范圍為存儲長度M的程度。因此，只要使用大小超過該長度的單位矩陣來構成結構性LDPC碼，則一個LDPC-CC的差錯僅對奇偶校驗方程式中的1比特造成影響，所以能夠有效地進行基于LDPC-BC的糾錯。 另夕卜，LDPC-BC的校驗矩陣HBC也可以是RA(R印eat and Accumulate,重復累積)碼。圖14表示RA碼的例子。RA碼由對應于系統位部分的H^和對應于奇偶校驗位部分的
HRAp構成。 圖15表示使用了 RA碼時的LDPC-BC編碼器的結構例。在圖15的LDPC-BC編碼器312中，對與圖5的LDPC-BC編碼器112通用的結構部分附加與圖5相同的標號，并省略其說明。圖15的LDPC-BC編碼器312所采用的結構為，相對于圖5的LDPC-BC編碼器112，削除切換器1122，具有并行/串行變換單元3121和LDPC-BC編碼控制單元3124，取代并行/串行變換單元1127和LDPC-BC編碼控制單元1128，還包含加法器3122和延遲器3123。
并行/串行變換單元3121在從LDPC-BC編碼控制單元3124接受指示奇偶校驗序列的輸出的指示信號后，將并行累積的加法器1124-1至1124-P的計算結果，從加法器1124-1的計算結果開始依序串行輸出到加法器3122。 加法器3122進行從并行/串行變換單元3121輸出的值與從延遲器3123輸出的值的mod2加法運算，并將該結果作為奇偶校驗序列輸出。 RA碼的H^采用如圖14所示的結構，所以能夠通過在如圖15所示那樣地對發送信息序列進行HMs的乘法運算后，依序對所獲得的PM個比特進行累積來實現RA碼的編碼。
即使在使用了 RA碼的情況下，也能夠在發送信息序列結束的定時，輸出通過
15LDPC-BC編碼所得的奇偶校驗序列，能夠對任意長度的發送信息序列進行LDPC編碼。
(實施方式2) 在本實施方式中，說明能夠通過使用一并具有LDPC-CC和LDPC-BC雙方的特征的校驗矩陣，改善LDPC-CC的誤碼平臺的LDPC編碼器和LDPC解碼器。 圖16表示本實施方式的一例校驗矩陣。圖16的校驗矩陣400的存在權重的位置，僅在部分矩陣410和部分矩陣420的內部，除此之外全部為0。部分矩陣410是沿著校驗矩陣400的對角線的梯形的矩陣，它與LDPC-CC的校驗矩陣對應。另外，部分矩陣420由位于校驗矩陣400的右端的多個列構成。部分矩陣420的權重分布在整個發送信息序列，這與LDPC-BC的校驗矩陣對應。假設部分矩陣420的列數為P。通過這樣的矩陣，能夠表示一并具有LDPC-CC和LDPC-BC雙方的特征的校驗矩陣。 圖17表示進行基于校驗矩陣400的LDPC-CC碼的編碼的LDPC編碼器的結構例。另外，在圖17的LDPC編碼單元510中，對與圖5的LDPC-BC編碼器112通用的結構部分附加與圖5相同的標號，并省略其說明。 圖17的LDPC編碼單元510所采用的結構包括移位寄存器5121-1至5121_M、5124-1至5124-M ;加權乘法單元5122-0至5122_M、5123-0至5123-M ;加權控制單元5124 ;mod2加法器5125 ;加權乘法單元1123-1至1123-P ;加法器1124-1至1124-P ;延遲器1125-1至1125-P ;部分校驗矩陣存儲單元5126 ;并行/串行變換單元5127 ;以及LDPC-BC編碼控制單元5128。 部分校驗矩陣存儲單元5126存儲校驗矩陣400中的部分矩陣420，與權重的位置相配而將1或0傳送到加權乘法單元1123-1至1123-P。 并行/串行變換單元5127根據來自LDPC-BC編碼控制單元5128的指示信號，進行以下的動作，即將加法器1124-1至1124-P的輸出并行累積(并行累積動作)、以及從加法器1124-1的輸出開始依序將加法器1124-1至1124-P的輸出串行輸出到mod2加法器5125(串行輸出動作)。另外，在并行累積動作中，并行/串行變換單元5127始終使并行/串行變換單元5127的輸出為0。由此，在并行累積動作中，并行/串行變換單元5127的輸出不會給mod2加法器5125的計算結果造成影響。 LDPC-BC編碼控制單元5128在將發送信息序列數設為n的情況下，在當前進行編碼的發送信息序列的索引為(n-P)以下時，傳送指示信號以使并行/串行變換單元5127進行并行累積動作。另一方面，在發送信息序列的索引大于(n-P)時，傳送指示信號以使并行/串行變換單元5127進行串行輸出動作。 由此，在發送信息序列的索引大于(n-P)時，部分矩陣420與發送信息序列的運算結果由mod2加法器5125相加。 這樣，LDPC編碼單元510通過采用如上所述的結構，能夠進行基于校驗矩陣400的LDPC-CC碼的編碼。 接著，說明基于校驗矩陣400進行LDPC-CC解碼的LDPC解碼單元。
圖18表示基于校驗矩陣400進行LDPC-CC解碼的LDPC解碼單元的結構例。圖18的LDPC解碼單元680所采用的結構包括LDPC-BC奇偶校驗運算器681、 LDPC-CC解碼器682、以及LDPC-BC解碼器282。 LDPC-BC奇偶校驗運算器681基于校驗矩陣400的部分矩陣420的權重的位置，根據接收對數似然序列的輸入，進行與P個列對應的奇偶校驗式的運算。另外，在接收對數似然比序列的索引大于(n-P)時，將存在的P個奇偶校驗運算結果(ql至qp)依序輸出到LDPC-CC解碼器682。 圖19表示LDPC-BC奇偶校驗運算器681的具體結構例。圖19所示的LDPC-BC奇偶校驗運算器681的結構采用與圖17所示的LDPC編碼單元510的LDPC-BC編碼部分同樣的結構。 LDPC-CC解碼器682進行LDPC-CC解碼。詳細地說，LDPC-CC解碼器682在接收對數似然比序列的索引為(n-P)以下時，進行LDPC-CC解碼。另一方面，在索引大于(n-P)時，包含從LDPC-BC奇偶校驗運算器681輸出的奇偶校驗運算結果進行LDPC-CC解碼。以下，說明在索引大于(n-P)時的LDPC-CC解碼的例子。 圖20表示在索引大于(n-P)時的、用于LDPC-CC解碼的LDPC-CC校驗矩陣。圖20的LDPC-CC校驗矩陣700由部分矩陣410和追加部分矩陣710構成。在將圖16的部分矩陣420的列數設為P時，追加部分矩陣710為PXP的方陣(在圖20的例子中為9X9的方陣)。另外，追加部分矩陣710的各行分別與從圖19的LDPC-BC奇偶校驗運算器681輸出的LDPC-BC奇偶校驗位ql至qp對應。 LDPC-CC解碼器682也考慮該追加部分矩陣710中所包含的權重，進行LDPC-CC解碼。LDPC-CC解碼器682將LDPC-CC解碼后的CC解碼后對數似然比序列傳送到LDPC-BC解碼器282。 LDPC-BC解碼器282對使用部分矩陣410取得的CC解碼后對數似然比序列進行LDPC-BC解碼處理。LDPC-BC解碼器282在對LDPC-BC解碼后的BC解碼后對數似然比序列進行了硬判定后將其輸出。 這樣，LDPC解碼單元680采用在LDPC-CC解碼后進行LDPC-BC解碼的結構。因此，LDPC解碼單元680即使在由于LDPC-CC的最小距離較小而發生了誤碼平臺時，也能夠通過LDPC-BC解碼對所發生的差錯進行適當的校正。 如上所述，根據本實施方式，LDPC編碼單元510使用對角分量為LDPC-CC校驗矩陣的對角分量，并且右端的多個矩陣為LDPC-BC校驗矩陣和輸入數據來生成LDPC-CC碼字序列。通過使用一并具有LDPC-CC和LDPC-BC雙方的特征的校驗矩陣，即使在由于LDPC-CC的最小距離較小而發生了誤碼平臺時，也能夠通過LDPC-BC解碼對發生的差錯進行校正，改善誤碼平臺。
(變形例) 另外，圖21表示LDPC解碼單元的另一個結構例。圖21所示的LDPC解碼單元680a所采用的結構包括LDPC-BC奇偶校驗運算器681a、 LDPC-CC解碼器682a以及LDPC-BC解碼器683，反復進行LDPC-CC的解碼處理以及LDPC-BC的解碼處理。 LDPC-CC解碼器682a與LDPC-CC解碼器682同樣地進行LDPC-CC解碼，將LDPC-CC解碼后的CC解碼后對數似然比序列傳送到LDPC-BC解碼器683。 LDPC-BC解碼器683對所取得的CC解碼后對數似然比序列進行LDPC-BC解碼處理，并將LDPC-BC解碼后的BC解碼后對數似然比序列輸出到LDPC-BC奇偶校驗運算器681a和LDPC-CC解碼器682a。 這樣，LDPC解碼單元680a在進行了與LDPC解碼單元680同樣的一連串的動作后，將LDPC-BC解碼器683輸出的BC解碼后對數似然比序列，傳送到LDPC-CC解碼器682a和LDPC-BC奇偶校驗運算器681a。 LDPC-BC奇偶校驗運算器681a將BC解碼后對數似然比序列作為先驗值，進行LDPC-BC的奇偶校驗運算。另外，LDPC-CC解碼器682a將BC解碼后對數似然比序列作為先驗值，進行LDPC-CC解碼。由此，能夠使用通過LDPC-BC解碼而提高了增益的對數似然比序列，重新進行LDPC-CC解碼處理，所以能夠增大通過LDPC-CC解碼所得的編碼增益。其結果，進一步提高LDPC-CC的誤碼平臺的改善效果。 另外，圖22表示LDPC解碼單元的再一個結構例。圖22所示的LDPC解碼單元680b具有LDPC-CC和BC解碼器684。 LDPC-CC和BC解碼器684將由校驗矩陣400提供的LDPC碼當作一個塊碼， 一并進行解碼。由此，能夠通過一個解碼器來實施LDPC-CC和LDPC-BC的解碼，并且還能夠獲得誤碼平臺的改善效果。 LDPC-CC和BC解碼器684使用圖16所示的校驗矩陣400進行使用了周知的Bel iefPropagation (置信傳播)、或者Sum-Product (和-積)算法的解碼。
(實施方式3) 在實施方式1中，說明了 LDPC-BC編碼器使用校驗矩陣HBC進行LDPC-BC編碼的
情況。作為LDPC-BC的編碼方法，也能夠適用使用生成矩陣的方法，代替使用校驗矩陣的方
法。在本實施方式中，說明使用生成矩陣進行LDPC-BC編碼的LDPC-BC編碼器。 另外，就使用生成矩陣進行了 LDPC-BC編碼所得的LDPC-BC碼字的解碼來說，
與對使用校驗矩陣進行了 LDPC-BC編碼的LDPC-BC碼字進行解碼的情況相同，能夠適用
BeliefPropagation(置信傳播)解碼、或者Sum-Product (和-積)解碼等迭代解碼。因
此，以下，省略對解碼方法的說明，僅說明編碼方法。 首先，說明使用校驗矩陣HBC導出生成矩陣GBC的方法。 在校驗矩陣H^(KXN矩陣)中，若將與信息比特部分對應的部分矩陣設為HBCs(KX (N-K)矩陣)，將與奇偶校驗位部分對應的部分矩陣設為H^(KXK矩陣)，則以下的等式成立。<formula>formula see original document page 18</formula>
在式(4)中，s表示信息序列，p表示奇偶校驗序列。這些全都可以在GF(2)上來考慮，此時，式(4)能夠如下變形,<formula>formula see original document page 18</formula>
這里，將式(5)和式(6)的Gbc(KX (N-K)矩陣)定義為生成矩陣。利用式(5)，能夠通過將信息序列s乘以生成矩陣GBe而獲得奇偶校驗序列p。也就是說，能夠實現使用了生成矩陣GBC的LDPC-BC編碼。
LDPC-BC的校驗矩陣H^是GF(2)上的矩陣(矩陣的各個元素是0或1)，所以通過 變形HBC所得的生成矩陣GBC也為GF(2)上的矩陣。因此，能夠僅通過mod2加法運算("異 或"邏輯)，實現生成矩陣GBC與信息比特序列s之間的乘法運算。
(LDPC-BC編碼器的結構) 接著，說明使用上述的生成矩陣GBC進行LDPC-BC編碼的LDPC-BC編碼器。
圖23表示本實施方式的LDPC-BC編碼器812的結構。在圖23的LDPC-BC編碼器 812中，對與圖5的LDPC-BC編碼器112通用的結構部分附加與圖5相同的標號，并省略其 詳細的說明。 LDPC-BC編碼器812所采用的結構包括并行/串行變換單元1121、加權乘法單元 1123-1至1123-P、加法器1124-1至1124-P、延遲器1125-1至1125-P、生成矩陣存儲單元 8126、并行/串行變換單元8127、以及LDPC-BC編碼控制單元8128。 并行/串行變換單元1121將從LDPC-CC編碼器111并行輸出的LDPC-CC編碼后的 發送碼字序列VLt和v^變換為串行的序列，并將其輸出到加權乘法單元l 123-1至1123-P。
加權乘法單元1123-1至1123-P根據生成矩陣存儲單元8126所存儲的生成矩陣 的權重的位置，對輸入來的比特乘以1或0的權重。另外，也可以采用加權乘法單元1123-1 至1123-P對輸入來的比特直接乘以1或0的結構。另外，也可以采用如下的結構，即在權 重為1時，加權乘法單元1123-1至1123-P將輸入比特輸出到后級，在為0時，無論輸入比 特如何，加權乘法單元1123-1至1123-P都輸出0。 加法器1124-1至1124-P進行從加權乘法單元1123-1至1123-P輸出的比特、與 從延遲器1125-1至1125-P輸出的比特的mod2加法運算("異或"邏輯運算)，并將其結果 輸出到并行/串行變換單元8127。 延遲器1125-1至1125-P使輸入比特延遲相當于1比特，并將其輸出。 生成矩陣存儲單元8126存儲進行LDPC-BC編碼的生成矩陣GBC，根據不同的時刻，
將1或0的權重輸出到加權乘法單元1123-1至1123-P。 并行/串行變換單元8127將作為加法器1124-1至1124-P的輸出結果的奇偶校 驗位并行累積(accumulate)，將累積的P個奇偶校驗位變換為串行，并將其作為奇偶校驗 序列vBC,P輸出。另外，并行/串行變換單元8127根據來自LDPC-BC編碼控制單元8128的
指示信號切換累積奇偶校驗位的定時和串行輸出累積的奇偶校驗位的定時。 LDPC-BC編碼控制單元8128通過向并行/串行變換單元8127輸出指示信號，使并
行/串行變換單元8127切換是累積奇偶校驗位、還是串行輸出累積的奇偶校驗位。 具體而言，LDPC-BC編碼控制單元8128以輸入了發送信息序列的LDPC-CC碼字的
序列(Vu，V2,。)的定時，向并行/串行變換單元8127輸出給予累積奇偶校驗位的指示的指
示信號。 接著，LDPC-BC編碼控制單元8128在發送信息序列的LDPC-CC碼字序列輸入結 束的定時(到輸入了 Vu、V^為止的定時(奇偶校驗編碼期間))，向并行/串行變換單元 8127輸出給予將所累積的奇偶校驗位作為奇偶校驗序列vBC, p進行串行輸出的指示的指示 信號。具體而言，LDPC-BC編碼控制單元8128指示并行/串行變換單元8127首先輸出加法 器1124-1的輸出，之后依序輸出到加法器1124-P為止的輸出。并行/串行變換單元8127 根據該指示信號，輸出奇偶校驗序列vBC。
另外，在從生成矩陣存儲單元8126輸出生成矩陣Gec的最終列的權重的途中，發出 了指示串行輸出奇偶校驗序列vBC,p的指示信號時，并行/串行變換單元8127立刻將所累積 的奇偶校驗位作為奇偶校驗序列vBC進行串行輸出。 在發出了指示串行地輸出奇偶校驗序列vBC,p的指示信號的定時，從生成矩陣存儲 單元8126只向加權乘法單元1123-1至1123-P輸出了到生成行列GBC的第k列為止的權重 時，以該定時從并行/串行變換單元8127輸出的奇偶校驗序列vBC與假設從第k+1個到第 KBC個信息比特全部為0而進行了編碼時所獲得的奇偶校驗序列vBC等效。另外，2n = k、KBC > 2n。因此，在解碼時，通過基于該假設進行解碼處理，能夠防止解碼特性的劣化。
在LDPC-BC編碼器812的并行/串行變換單元1121中，首先，并行輸入的發送碼 字序列t和v2, t被變換為串行，串行變換后的發送碼字序列Vl, t和v2, t被傳送到加權乘 法單元1123-1至1123-P。 在加權乘法單元1123-1至1123-P中，基于校驗矩陣存儲單元8126所存儲的校驗 矩陣，對發送碼字序列Vl,t和v2,t乘以1或0。 圖24表示一例編碼率Rl/2時的生成矩陣GBC。圖24的生成矩陣GBC是PBC列KBC 行的矩陣。生成矩陣GBe的各行與奇偶校驗序列p的生成多項式對應，各列與信息序列s對 應。 當存在發送碼字序列Vl, t和v2, t的輸入時(系統編碼期間)，生成矩陣GBC的各列 的權重分別從生成矩陣存儲單元8126傳送到加權乘法單元1123-1至1123-P。這里，從生 成矩陣GBe的第1列開始依序傳送權重。接著，在各個加權乘法單元1123-1至1123-P、加 法器1124-1至1124-P、延遲器1125-1至1125-P中，進行與從生成矩陣GBC的第1行到第 P行的奇偶校驗生成多項式對應的運算，并其結果被輸出到并行/串行變換單元8127。另 外，在并行/串行變換單元8127中，在從LDPC-BC編碼控制單元8128通知為系統編碼期間 的期間，加法器1124-1至1124-P的輸出分別被累積(accumulate)。 在奇偶校驗編碼期間，從LDPC-BC編碼控制單元8128向并行/串行變換單元8127 通知表示是奇偶校驗編碼期間的指示信號。 在為奇偶校驗編碼期間時，從與生成矩陣G^的第1行對應的加法器1124-1的輸 出開始，各自對應的加法器1124-1至1124-P的輸出依序從并行/串行變換單元8127串行 輸出到LDPC-CC編碼器111。 如上所述，在本實施方式中，糾錯編碼單元110具有進行使用了生成矩陣Gec的 LDPC-BC編碼的LDPC-BC編碼器812。在實施方式1的LDPC-BC編碼器112中，利用校驗 矩陣H^如LDGM那樣包含下三角矩陣，計算奇偶校驗位。與此相對，在本實施方式中，使用 生成矩陣GBC計算奇偶校驗位，所以即使在校驗矩陣HBC不包含下三角矩陣時，也能夠進行 LDPC-BC的編碼。 另外，在實施方式1的LDPC-BC編碼器112中，由于部分校驗矩陣HBCp使用下三角 矩陣的校驗矩陣Hec順次求奇偶校驗位，所以需要用于反饋奇偶校驗序列vBC,p的連線以及 切換器1122。相對于此，本實施方式的LDPC-BC編碼器112使用生成矩陣GBe —并計算奇 偶校驗位，所以無需用于反饋奇偶校驗序列vBC,p的連線以及切換器1122。另外，在本實施 方式中，不再需要對反饋的奇偶校驗序列vBe,p進行LDPC-BC編碼處理。
另外，在上述實施方式中，說明了將LDPC-CC用作巻積碼的情況，但巻積碼并不
20限于LDPC-CC。即便是約束長度較短，校驗矩陣不構成低密度的巻積碼，也利用本發明，能 夠與上述同樣地改善誤碼平臺。尤其是在將LDPC-CC用于巻積碼時，通過在解碼端使用 Sum-Product (和-積)法等迭代解碼，能夠使用約束長度較長的巻積碼，所以能夠進一步獲 得更高的解碼特性。 另外，在上述實施方式中，說明了將LDPC-BC、 RA碼用作塊碼的情況，但塊碼并不 限于LDPC-BC、 RA碼。LDPC-BC編碼器將相當于塊碼的系統位部分的部分矩陣HB&的大小 (列數)作為包含發送裝置的通信系統可取的、發送信息序列的巻積碼字序列數的最大值。 由此，與上述同樣地，LDPC-BC編碼器能夠避免發生不進行塊編碼的發送信息序列的巻積碼字。 另外，能夠將該編碼方法和解碼方法作為軟件來進行。例如，也可以將進行上述 編碼方法和通信方法的程序預先存儲在ROM(Read Only Memory,只讀存儲器)中，通過 CPU (Central Processor Unit,中央處理器)使該程序動作。 另外，也可以將進行上述編碼方法和解碼方法的程序存儲在可通過計算機讀取的 存儲媒體中，將存儲在存儲媒體中的程序記錄在計算機的RAM(Random Access Memory,隨 機存儲器)中，根據該程序使計算機動作。 另外，本發明并不限于無線通信，不言而喻，對電力線通信(PLC :PowerLine Communication)、可見光通信和光通信也極為有用。 2007年8月30日提交的特愿第2007-224622號的日本專利申請以及2008年8月 28日提交的特愿第2008-219825號的日本專利申請所包含的說明書、附圖以及說明書摘要 的公開內容，全部引用于本申請。
工業實用性 本發明的編碼裝置和解碼裝置能夠使用可對任意長度的信息序列進行編碼和解 碼的巻積碼特征，改善誤碼平臺。例如，本發明的編碼裝置和解碼裝置對使用LDPC碼進行 糾錯編碼的編碼裝置、以及對進行了 LDPC編碼的編碼序列進行解碼的解碼裝置等極為有 用。
2權利要求
編碼裝置，包括卷積編碼單元，通過對輸入序列進行卷積編碼而取得卷積碼字序列；以及塊編碼單元，通過對所述卷積碼字序列進行塊編碼而取得奇偶校驗序列，并且將該奇偶校驗序列輸出到所述卷積編碼單元。
2. 如權利要求1所述的編碼裝置，所述巻積編碼單元通過對所述輸入序列進行低密度奇偶校驗巻積碼編碼而取得低密 度奇偶校驗巻積碼碼字序列作為所述巻積碼字序列，所述塊編碼單元通過對所述低密度奇偶校驗巻積碼碼字序列進行低密度奇偶校驗塊 碼編碼而取得奇偶校驗序列，并且將所述奇偶校驗序列輸出到所述巻積編碼單元。
3. 如權利要求2所述的編碼裝置，所述塊編碼單元包括輸出單元，該輸出單元對通過所述低密度奇偶校驗塊碼編碼獲得 的奇偶校驗位進行并行累積，將并行累積的所述奇偶校驗位進行串行變換后作為所述奇偶 校驗序列輸出，所述輸出單元基于輸入到所述塊編碼單元的所述低密度奇偶校驗巻積碼碼字序列的 序列長度，切換累積所述奇偶校驗位的定時與串行輸出累積的所述奇偶校驗位的定時。
4. 如權利要求3所述的編碼裝置，累積所述奇偶校驗位的定時是，從所述巻積編碼單元向所述塊編碼單元輸出所述輸入 序列為發送信息序列時的所述低密度奇偶校驗巻積碼碼字序列的定時。
5. 如權利要求3所述的編碼裝置，將所述奇偶校驗位進行串行變換后輸出的定時是，從所述巻積編碼單元向所述塊編碼 單元輸出所述輸入序列為發送信息序列時的所述低密度奇偶校驗巻積碼碼字序列的輸出 結束的定時。
6. 如權利要求2所述的編碼裝置，所述塊編碼單元使用低密度生成矩陣進行所述低密度奇偶校驗塊碼編碼。
7. 如權利要求2所述的編碼裝置，所述塊編碼單元使用重復累積碼進行所述低密度奇偶校驗塊碼編碼。
8. 如權利要求2所述的編碼裝置，所述塊編碼單元使用結構性低密度奇偶校驗碼作為所述低密度奇偶校驗塊碼， 使構成所述結構性低密度奇偶校驗碼的元素單位矩陣的行數為低密度奇偶校驗巻積 碼的存儲長度以上。
9. 如權利要求2所述的編碼裝置，所述塊編碼單元使用從低密度奇偶校驗塊碼的校驗矩陣獲得的生成矩陣，進行所述低 密度奇偶校驗塊碼編碼。
10. 解碼裝置，包括巻積解碼單元，通過對輸入序列進行巻積解碼而取得解碼序列；以及 塊解碼單元，對所述解碼序列進行塊解碼。
11. 如權利要求io所述的解碼裝置，所述巻積解碼單元通過對所述輸入序列進行低密度奇偶校驗巻積碼解碼而取得低密 度奇偶校驗巻積碼解碼序列作為所述解碼序列，所述塊解碼單元對所述低密度奇偶校驗巻積碼解碼序列進行低密度奇偶校驗塊碼解 碼作為所述塊解碼。
12. 如權利要求ll所述的解碼裝置，所述巻積解碼單元通過對所述輸入序列的接收對數似然比序列進行所述低密度奇偶 校驗巻積碼解碼而取得低密度奇偶校驗巻積碼解碼后軟判定值，所述塊解碼單元使用所述低密度奇偶校驗巻積碼解碼后軟判定值進行所述低密度奇 偶校驗塊碼解碼。
13. 如權利要求ll所述的解碼裝置，所述巻積解碼單元通過對所述輸入序列的接收對數似然比序列進行低密度奇偶校驗 巻積碼解碼而取得低密度奇偶校驗巻積碼解碼后軟判定值，所述解碼裝置還包括硬判定單元，該硬判定單元通過對所述低密度奇偶校驗巻積碼解 碼后軟判定值進行硬判定而取得硬判定值，所述塊解碼單元使用該硬判定值進行所述低密度奇偶校驗塊碼解碼。
14. 如權利要求ll所述的解碼裝置，所述巻積解碼單元通過對所述輸入序列的接收對數似然比序列進行所述低密度奇偶 校驗巻積碼解碼而取得軟判定值，所述解碼裝置還包括差錯檢測單元，該差錯檢測單元通過對所述軟判定值進行硬判定 而取得接收碼字序列，按每個用于所述低密度奇偶校驗巻積碼解碼的低密度奇偶校驗巻積 碼校驗矩陣的存儲長度，對所述接收碼字序列進行差錯檢測，基于差錯檢測結果對所述接 收碼字序列附加差錯標簽，所述塊解碼單元基于所述差錯標簽，按每個所述存儲長度對所述接收碼字序列進行消 失校正解碼。
15. 如權利要求ll所述的解碼裝置，所述巻積解碼單元通過對所述輸入序列的接收對數似然比序列進行所述低密度奇偶 校驗巻積碼解碼而取得軟判定值，所述塊解碼單元通過使用該軟判定值進行所述低密度奇偶校驗塊碼解碼而取得軟判 定值，所述巻積解碼單元將由所述塊解碼單元取得的所述軟判定值作為先驗值進行所述低 密度奇偶校驗巻積碼解碼。
全文摘要
公開了有效地利用可對任意長度的信息序列進行編碼和解碼的卷積碼的特征，同時改善誤碼平臺的編碼裝置和解碼裝置。糾錯編碼單元(110)包括LDPC-CC編碼器(111)、以及LDPC-BC編碼器(112)，LDPC-CC編碼器(111)通過對發送信息序列進行LDPC-CC編碼而取得LDPC-CC碼字序列，LDPC-BC編碼器(112)通過對該LDPC-CC碼字序列進行LDPC-BC編碼而取得奇偶校驗序列，LDPC-CC編碼器(111)對該奇偶校驗序列進一步進行LDPC-CC編碼。
文檔編號H03M13/29GK101785189SQ20088010429
公開日2010年7月21日 申請日期2008年8月29日 優先權日2007年8月30日
發明者岡村周太, 折橋雅之, 村上豐 申請人:松下電器產業株式會社