專利名稱：電壓容限浮動n阱電路的制作方法
技術領域：
本發明的實施例大體涉及接口電路，且更明確地說，涉及能夠接受具有比接口電
路的電壓供應的電壓電平高的電壓的輸入信號的輸入/輸出接口電路。
背景技術：
特定裝置內的輸入/輸出(I/O)電路可充當所述裝置的內部電路與屬于其它裝 置的外部電路之間的電接口。 1/0電路可用以在內部電路與外部電路之間交換(發射及/
或接收)電壓信號。此類i/o電路還可用以在內部電路與外部電路之間提供電隔離，且當
內部電路在與外部電路不同的電壓下操作時可尤其有用。舉例來說，內部電路可包括在較 低電壓下起作用的集成電路核心，且外部電路可為可在較高電壓下起作用的外圍裝置的部 分。在此情形下，I/O電路可用以保護電路核心不受由外圍裝置產生的較高電壓影響。
I/O電路可使用正電壓供應及負電壓供應操作。 一般來說，這些供應可表示在1/ O電路自身內產生的最正及最負電壓。在一些情形下，負供應可僅處于接地電位下(即，可 將負供應表示為零伏)。 當在瑜出模式下時，I/0電路可正將瑜出信號提供到外部電路。輸出信號的電壓值 可受到由I/O電路的電壓供應產生的電壓的約束。在輸入模式期間，I/O電路正從外部電路 接收輸入信號。對于常規I/O電路，應將輸入信號限制為能夠由電壓供應產生以用于可靠 操作的值。如果輸入電壓不受此限制(下文中定義為"過壓輸入信號(exceedingvoltage input signal)")，則I/O電路內的組件可變得在電上受到過應力。明確地說，過壓輸入信 號可導致經由在I/O電路中使用的晶體管的不合需要的泄漏電流，且可進一步導致多種的 擊穿現象，包括氧化物擊穿、熱載流子注入、負偏壓溫度不穩定性及結擊穿。
在一些情形下，當輸入信號的振幅由外部電路控制時，I/O電路可能不能夠避免 接收過壓輸入信號。為了使裝置與廣泛多種外圍設備介接，可能需要設計出具有接收過壓 (在實用限制內)而無任何有害效應的能力的I/O電路。可將具有此能力的I/O電路定義 為"電壓容限"。 因此，存在對可從外部電路接受過壓輸入信號的電壓容限I/O電路的需要，所述 電壓容限I/O電路使泄漏電流最小化且改進可靠性、性能及功率效率。
發明內容
本發明的示范性實施例針對用于電壓容限浮動N阱電路的電路及方法。 本發明的一個實施例可包括一種用于減少驅動器電路內的由輸入信號引起的泄
漏電流的設備。所述設備可包括用于接收輸入信號電壓的裝置、用于當輸入信號電壓超過
供應電壓時將電壓供應與穿過驅動器電路內的晶體管的漏極-源極連接的泄漏電流隔離
的裝置，及用于當所述輸入電壓超過所述供應電壓時隔離穿過I/O裝置內的多個晶體管的
漏極_主體連接的泄漏電流的裝置。 本發明的另一實施例可包括一種用于減少由輸入電壓引起的泄漏電流的設備。所述設備可包括第一晶體管，其具有耦合到正電壓供應的源極及耦合到浮動節點的漏極； 可控制下拉路徑，其耦合到負電壓供應及所述第一晶體管，其中所述可控制下拉路徑經配 置以在第一狀態期間接通所述第一晶體管并上拉所述浮動節點；及第二晶體管，其具有耦 合到所述第一晶體管的柵極的源極線及耦合到所述浮動節點的漏極，其中所述第二晶體管 經配置以在第二狀態期間將所述浮動節點置于浮動電位下。 另一實施例可包括一種用于減少由輸入/輸出(I/O)節點處的超過I/0裝置中的 供應電壓的輸入電壓引起的泄漏電流的方法。所述方法可包含接收具有對應于輸入狀態 的第一電平及對應于輸出狀態的第二電平的控制信號；將所述控制信號施加到第一泄漏路 徑抑制器以將電壓供應與穿過驅動器電路內的晶體管的漏極-源極連接的泄漏電流隔離； 及將所述控制信號施加到第二泄漏路徑抑制器以隔離穿過所述1/0裝置中的多個晶體管 的漏極_主體連接的泄漏電流。 本發明的又一實施例可包括一種能夠接受超過電壓供應的輸入電壓的接口電路。 所述接口電路可包括驅動器電路，其具有用于接收及發射信號的輸入/輸出(I/O)節點； 第一泄漏路徑抑制器，其耦合到所述驅動器電路內的p溝道晶體管的源極；及第二泄漏路 徑抑制器，其耦合到所述驅動器電路內的所述P溝道晶體管的主體。
本文呈現附圖以輔助本發明的實施例的描述，且僅呈現用于說明所述實施例且并 非對其進行限制。
圖1為描繪常規輸入/輸出(I/O)接口電路的示意圖。
圖2為描繪示范性電壓容限I/O電路的框圖。
圖3為浮動N阱產生器電路的示意圖。
圖4為示范性電壓容限I/O電路的示意圖。
具體實施例方式
在針對本發明的特定實施例的以下描述及相關圖式中揭示了本發明的方面。可在 不脫離本發明的范圍的情況下設計替代實施例。另外，將不詳細描述本發明的眾所周知的 元件，或將省略所述元件，以免混淆本發明的相關細節。 詞"示范性"在本文中用以意味著"充當實例、范例或說明"。本文中描述為"示范 性"的任一實施例未必被看作比其它實施例優選或有利。同樣，術語"本發明的實施例"并 非要求本發明的所有實施例包括所論述的特征、優點或操作模式。術語"可靠性"在本文中 用以表示裝置在裝置的預期壽命內操作而無降級的性能的能力。術語"浮動"可在本文中 用以指明電路的特定部分并未與任一特定電壓值相聯系。因此，當"節點浮動"時或當電路 的一部分被描述為"浮動節點"時，其意味著所述節點的電壓值不受任一電壓供應而固定， 且自由改變。 圖l為描繪常規輸入/輸出(I/O)電路100的示意圖。1/0電路100可充當內部 電路105與外部電路107之間的電接口 。 I/O電路100的功能可包括可靠地將信號從內部 電路105發射到外部電路107，及將從外部電路107接收的信號提供到內部電路105。內部 電路105可表示(例如)芯片核心，且可在較低電壓下操作(例如，標稱芯片核心電壓供應可為大致l. l伏)。1/0電路100可通常在比內部電路105高的電壓下操作(例如，標稱I/ 0電路電壓供應可為大致2. 5伏)。外部電路107可表示(例如)外圍裝置，且可在比I/O 電路100及內部電路105高的電壓下操作(例如，3. 3伏的電壓供應)。
I/O電路100可在兩個模式下操作輸入模式及輸出模式。在輸出模式期間，內部 電路105可經配置以使用具有離散電平的電壓信號將信息傳遞到外部電路107。內部電路 105將數字信息傳遞到控制電路110。控制電路110可對信息執行邏輯運算以產生適當的 控制信號。基于由內部電路105提供的輸入，控制電路110可產生控制信號DP及DN，其接 著被傳遞到驅動器電路120。基于DP及DN的電壓電平，驅動器電路120可產生輸出信號， 所述輸出信號使用離散電壓電平來編碼信息。舉例來說，輸出信號可使高電壓電平表示"1" 及使低電壓電平表示"O"。可將輸出信號傳遞到外部電路107上，以將信息傳送到外部裝 置。當I/O電路100處于輸出模式下時，在I/O節點160上提供的輸出信號的電平受到驅 動器電路120內的電壓供應電平(例如，VDDP及VSSP)的約束。 在輸入模式期間，控制電路110可將DP及DN的值保持于固定電平以使驅動器電 路120準備阻斷輸入信號。輸入信號可由外部電路107經由I/O節點160提供到I/O電路 100。輸入信號可以離散電壓電平的形式編碼數字信息。舉例來說，輸入信號可具有表示 "1"的高電壓電平及表示"0"的低電壓電平。可將輸入信號傳遞到輸入接收器電路115，輸 入接收器電路115可在將輸入信號傳遞到內部電路105上之前對其調節。因為輸入信號的 電平可由外部電路107控制，所以這些信號的電壓不受驅動器電路120的電源的約束。在 一些情況下，視外部電路107的設計而定，輸入信號的電壓電平可超過由驅動器電路120的 電源產生的電壓。本文中稱作"過壓輸入信號"的此類信號可使一個或一個以上不同類型 的泄漏電流進入驅動器電路120的電源。以下所呈現為驅動器電路120的組件的更詳細描 述，其可用以更好地理解各種泄漏電流的性質。 進一步參看圖1，當常規I/O電路100處于輸入模式下且接收來自外部電路107 的過壓輸入信號時，兩個不同類型的泄漏路徑可準許電流進入到驅動器電路的正電壓供應 (VDDP) 135內。第一泄漏路徑可經由p溝道晶體管125的漏極-源極連接而形成，且第二泄 漏路徑可經由p溝道晶體管125的漏極-主體連接而形成。p溝道晶體管可為p溝道場效 晶體管(pFET)，且更明確地說，其還可為p溝道金屬氧化物半導體場效晶體管(pMOSFET)。 如圖1中所示，P溝道晶體管125的源極節點S及主體節點B連接到正電壓供應135，且可 處于VDDP伏下。p溝道晶體管的漏極節點D耦合到I/O節點160。 關于第一泄漏路徑，當I/O電路100處于輸入模式下時，控制電路110可設定控制 信號DP的電壓電平等于VDDP (正電壓供應135的值)，且將控制信號DN的電壓電平設定到 VSSP(負電壓供應140的值)。此可將p溝道晶體管125及n溝道晶體管130置于非導電 或"斷開"狀態下，因為每一晶體管上的柵極-源極電壓為零。當在I/0節點160處呈現過 壓輸入信號時，所述1/0節點處的電壓可超過正電壓供應135的電壓值VDDP。可將此考慮 為具有互換P溝道晶體管125的源極S與漏極D的效應，因此產生負柵極-源極電壓。由 于輸入信號為過壓輸入信號(其電壓超過VDDP)，所以柵極-源極電壓可超過p溝道晶體 管125的閾值電壓，因此將p溝道晶體管置于導電狀態("接通")狀態下。舉例來說，VDDP 可低為2. 5伏，且I/O節點160處的過壓輸入信號可為3. 3伏。這些值可呈現p溝道晶體 管125處的-0. 8伏的柵極-源極電壓差，其可足以超過p溝道晶體管125的閾值電壓，因此接通晶體管。當P溝道晶體管125接通時，導電泄漏路徑經由漏極_源極連接而形成，且 電流將經由晶體管125從1/0節點流到正電壓供應135內。此泄漏電流可為不合需要的， 因為其可干擾正電壓供應135且對外部電路107的電壓供應施加應力。
當I/O電路100處于輸入模式下且在I/O節點160處呈現過壓輸入信號時，還可 發生第二泄漏路徑。在此情況下，為P溝道晶體管的部分且并非單獨組件的p-n漏極_主 體二極管155(此處使用虛線展示)變得正向偏壓。通常，在p溝道晶體管125的正常操作 下，漏極-主體二極管155經反向偏壓。然而，I/0節點160處的過壓輸入信號可使p溝道 晶體管125的漏極節點電壓升高到使漏極_主體二極管變得正向偏壓的一點。舉例來說， 過壓輸入信號可將P溝道晶體管125的漏極節點D的電壓置于3. 3伏下。因為p溝道晶體 管的主體節點通常與正供應電壓相聯系，所以P溝道晶體管125的主體節點B 145可處于 VDDP伏下，其可為(例如)大致2.5伏。在此情況下，漏極-主體二極管上的電壓為+0.8 伏，其可比正常二極管接通電壓(例如，0.5伏)高。漏極-主體二極管155的此正向偏壓 條件可產生第二導電泄漏路徑，其中不合需要的電流可進入正電壓供應135內。
進一步參看圖1中的I/O電路100的規則操作，在輸出模式下，p溝道晶體管125 可供應較高電平電壓以將I/O節點160驅動為高，及n溝道晶體管130可供應較低電平電 壓以將I/O節點160驅動為低。由于p溝道晶體管125的主體節點B與VDDP相聯系，且可 能并不期望I/O節點160變得比VDDP高，所以漏極-主體二極管155可處于反向偏壓狀態 下。P溝道晶體管125的源極節點S還與VDDP相聯系，且漏極節點D耦合到I/O節點160。 n溝道晶體管130的源極節點S可連接到負電壓供應140，且因此與VSSP伏相聯系。n溝道 晶體管130的漏極節點D可連接到1/0節點160。在輸出模式期間，控制信號DP及DN可均 由控制電路110指派有電壓值VSSP以將I/0節點160驅動為高。或者，控制信號DP及DN 可指派有電壓值VDDP以將1/0節點160驅動到低電壓。因此，在輸出模式期間，1/0節點 160處出現的電壓值可不超過如由正電壓供應135供應的VDDP伏，且因此當在輸出模式下 時，泄漏路徑可不經由p溝道晶體管125的漏極-源極連接或漏極_主體連接而形成。
為了避免在輸入模式期間的當將過壓輸入信號施加到1/0節點160時發生的前述 泄漏路徑，以下呈現給I/O電路提供容許過壓的能力的電路拓撲。此類I/O電路在下文中 被定義為電壓容限電路。 圖2為描繪示范性電壓容限(VT) I/O電路200的框圖。VT I/O電路200包括控制 電路225、 VT驅動器電路205及輸入接收器電路115。控制電路225可獲得來自內部電路 105的數字信息，且如上所述，可對數字信息執行邏輯運算以產生適當的控制信號DP及DN， 以由VT 1/0電路205使用。除了這些信號之外，控制電路225還可提供輸出啟用信號0E， 其可被用作單獨的控制信號以指示VT 1/0電路205是否處于輸出模式下。舉例來說，OE控 制電路205可將0E設定于高電壓電平下以指示VT 1/0電路205處于輸出模式下。輸入接 收器電路115可獲得來自VT 1/0電路205的信號，其可來源于外部電路107。輸入接收器 115可在將這些輸入信號傳遞到內部電路105上之前對其調節。 VT I/O電路可進一步包括漏極_源極泄漏路徑抑制器215、漏極-主體泄漏路徑 抑制器220及驅動器電路120。驅動器電路120可經如圖1中所示配置，且可接受控制信號 DP及DN以適當地配置驅動器電路的晶體管用于輸入模式及輸出模式兩者操作。漏極-源 極泄漏路徑抑制器215可用以減少上述第一類型的泄漏電流。當OE信號指示VT 1/0電路處于輸入模式下時，漏極-源極泄漏路徑抑制器可建立一電路，當輸入信號電壓超過正電 壓供應的VDDP伏時，所述電路可將正電壓供應135與驅動器電路隔離開。漏極-源極泄漏 路徑抑制器215可因此將正電壓供應與穿過驅動器電路120內的p溝道晶體管的漏極-源 極連接的泄漏電流隔離。漏極-主體泄漏路徑抑制器220可接受來自控制電路225的0E 信號，且當處于輸入模式下時，用以減少以上在圖1中所描述的第二類型的泄漏電流。漏 極_主體泄漏路徑抑制器220可建立一電路，其可隔離可穿過驅動器電路120的p溝道晶 體管的漏極_主體連接且進入到正電壓供應135的泄漏電流。另外，漏極_主體泄漏路徑 抑制器220還可用以減少VT 1/0電路200內的其它p溝道晶體管(包括漏極-主體泄漏 路徑抑制器220自身內的p溝道晶體管)的類似泄漏路徑。 因此，本發明的實施例可包括一種用于減少驅動器電路內的由輸入信號引起的泄 漏電流的設備。所述設備可包括用于接收輸入信號電壓的裝置(例如，160)、用于當輸 入信號電壓超過供應電壓時將電壓供應與穿過驅動器電路(例如，120)內的晶體管的漏 極_源極連接的泄漏電流隔離的裝置(例如，215)，及用于當所述輸入信號電壓超過所述供 應電壓時隔離穿過驅動器電路(例如，120)內的晶體管的漏極-主體連接的泄漏電流的裝 置(例如，220)。 圖3為浮動N阱產生器電路(FNG) 300的示意圖。在各種實施例中，FNG 300可用 以實現漏極_源極泄漏路徑抑制器215及漏極-主體泄漏路徑抑制器220兩者。當FNG300 用以實現漏極_源極泄漏路徑抑制器215時，其輸出節點350可被稱作"浮動"節點。當FNG 300用以實現漏極-主體泄漏路徑抑制器220時，其輸出節點350可被稱作"浮動N阱(FN 阱)"節點。FNG 300可利用使用標準工藝形成的p溝道晶體管。p溝道晶體管可利用可不 耦合到固定電壓且因此可在各種操作模式期間浮動的主體節點。FN阱節點350可經配置以 被置于潛在的漏極_主體泄漏路徑中以便抑制泄漏電流。常規地，N阱可被用作p溝道晶體 管的主體節點，P溝道晶體管可常規地使其主體節點與正電壓供應相聯系，如在圖1中描繪 的常規I/O電路100中針對p溝道晶體管125所展示。浮動N阱可不與電壓供應相聯系， 而是，可至少在一些操作模式期間浮動。FNG 300可在輸入模式期間針對VT I/O電路300 提供浮動N阱，且可在輸出模式期間另外地將N阱上拉到正電壓供應135值VDDP。以下提 供FNG 300的結構及操作的細節。 進一步參看圖3，FNG電路300可包括p溝道晶體管310，其使其源極節點連接到正 電壓供應135且使其漏極節點連接到FN阱節點350。 p溝道晶體管310可由另一 p溝道晶 體管320及受控的下拉路徑控制，所述受控的下拉路徑視FNG電路300的參數而定可包括 一個或一個以上晶體管。舉例來說，如在圖3中所示，受控的下拉路徑可包括n溝道晶體管 330及340。 p溝道晶體管320可使其源極節點連接到p溝道晶體管310的柵極節點，使其 柵極節點連接到OE控制信號線且使其漏極節點連接到FN阱節點350。 p溝道晶體管310及 320兩者的主體節點還可連接到FN阱節點350。 n溝道晶體管330可使其柵極節點連接到 正電壓供應135，使其漏極節點連接到p溝道晶體管310的柵極節點及p溝道晶體管320的 源極節點兩者。n溝道晶體管330的源極節點可連接到n溝道晶體管340的漏極節點。完 成所述受控的下拉路徑可為n溝道晶體管340，所述n溝道晶體管340使其源極節點連接到 負電壓供應140且使其柵極節點連接到OE控制信號線。p溝道晶體管310、320可為此項技 術中已知的任一合適晶體管，且包括pFET及/或pMOSFET。同樣地，n溝道晶體管330、340可為此項技術中已知的任一合適晶體管，且包括nFET及/或nM0SFET。又，正電壓供應135 及負電壓供應140可表示FNG電路300內的最正及最負電壓。在一些情形下，負供應可僅 為接地電位(即，可將負供應表示為零伏)。 進一步參看圖3，FNG 300的操作可描述如下。在輸出模式期間，OE控制信號可被 設定于高電壓電平且可啟動受控的下拉路徑(n溝道晶體管330、340)，且將p溝道晶體管 320置于斷開狀態。啟動受控的下拉路徑還在p溝道晶體管310的柵極處呈現低電壓VSSP， 且接通晶體管以完成FN阱節點350與正電壓供應135之間的路徑。完成此路徑可上拉FN 阱節點350的電壓到針對輸出模式操作是合乎需要的VDDP。 在輸入模式期間，OE控制信號可被設定于低電壓電平，此可接通p溝道晶體管 320，且可去啟動受控的下拉路徑中的n溝道晶體管340。在此點，FN阱節點350可尚不浮 動，因為P溝道晶體管310可仍接通，此視存在于其柵極節點處的電壓電平而定。如果p溝 道晶體管310接通，則來自FN阱節點的電流可經由p溝道晶體管310的漏極-源極連接泄 漏到正電壓供應135。然而，因為p溝道晶體管320接通，所以源自FN阱節點350的電流 還可流經P溝道晶體管320的漏極-源極連接。此可導致將p溝道晶體管310的柵極充電 到P溝道晶體管310斷開的點。 一旦p溝道晶體管310斷開，則經過其漏極-源極連接的 泄漏電流受到抑制，因此，減少進入正電壓供應135中的泄漏電流。另外，由于p溝道晶體 管320的源極節點可進一步從源自FN阱節點350的電流充電，所以p溝道晶體管320可斷 開，此將使FN阱節點350浮動。在此點，FN阱節點350可真實地處于浮動電壓電位下，且 可連接到FNG電路300及驅動器電路120兩者內的p溝道晶體管的所有主體節點，p溝道 晶體管可在其端子中的一者處經歷比VDDP高的電壓。可注意到，對于p溝道晶體管310及 320，此使用在性質上可被考慮為反復的；然而，不應將此與任一不合需要的正反饋相關聯。
因此，本發明的實施例可包括一種用于減少由輸入電壓引起的泄漏電流的設備。 所述設備可包括第一晶體管(例如，310)，其具有耦合到正電壓供應(例如，135)的源極線 及耦合到FN阱節點(例如，350)的漏極線及主體線。所述設備可進一步包括耦合到負電壓 供應(例如，140)及第一晶體管的可控制下拉路徑(例如，330、340)，其中所述可控制下拉 路徑經配置以在第一狀態期間接通第一晶體管且上拉FN阱節點。所述設備可進一步包括 第二晶體管(例如，320)，所述第二晶體管具有耦合到第一晶體管的柵極線的源極線及耦 合到FN阱節點的漏極線及主體線，其中第二晶體管經配置以在第二狀態期間將FN阱節點 置于浮動電位下。 圖4為利用漏極_源極泄漏路徑抑制器215及漏極-主體泄漏路徑抑制器220中 的FNG 300的電壓容限(VT)1/0電路400的實施例的示意圖。所述VT I/O電路可包括控 制電路110、輸入接收器電路115及VT驅動器電路405。對控制電路110及輸入接收器電 路115的描述與以上呈現的所論述的方面未發生改變。VT 1/0驅動器包括漏極-源極泄漏 路徑抑制器215(以虛線勾畫出輪廓)，其進一步可包括FNG電路300。 VT 1/0驅動器電路 405還可包括漏極-主體泄漏抑制器220(也以虛線勾畫出輪廓)，所述漏極-主體泄漏抑 制器220可利用第二 FNG電路300。所述VT I/O驅動器電路可經由I/O節點160與外部電 路107介接。 VT I/O驅動器405內的驅動器電路可包括p溝道晶體管410及n溝道晶體管 420(其還可包括額外晶體管425以提供額外電壓容限)。這些晶體管中的每一者的漏極節點可連接到1/0節點160。 n溝道晶體管420的源極節點可連接到負電壓供應140，且其柵 極節點可由由控制電路110供應的DN控制信號驅動。p溝道晶體管410的柵極可由DP控 制信號驅動，DP控制信號也由控制電路110供應，且p溝道晶體管410的源極節點可連接 到漏極_源極泄漏路徑抑制器215的p溝道晶體管435的漏極節點。p溝道晶體管410的 主體節點可連接到漏極_主體泄漏路徑抑制器220。 本發明的實施例可進一步包括額外p溝道晶體管450，其具有連接到1/0節點160 的漏極節點、連接到VDDP 135的柵極節點及連接到FN阱節點350的源極及主體節點。所 述額外P溝道晶體管450可提供單獨的導電路徑，其可減少當過壓輸入信號由外部電路107 呈現時FN阱節點充電到1/0節點160的電壓所花費的時間。 電壓供應135及140可表示VT I/O電路400內的最正及最負電壓。然而，在一些 情形下，負供應140可僅處于接地電位下。雖然展示為僅使用兩個受控的晶體管(例如，410 及420)，但驅動器電路可利用此項技術中已知的額外晶體管。p溝道晶體管410可為此項 技術中已知的任一合適的P型晶體管，且可包括pFET及/或pMOSFET。同樣，n溝道晶體管 430可為此項技術中已知的任一合適的n型晶體管，且包括nFET及/或nMOSFET。
在圖4中所示的實施例中，漏極-源極泄漏路徑抑制器215可包括第一FNG電路， 其可具有P溝道晶體管430，所述p溝道晶體管430使其源極節點連接到正電壓供應135且 使其漏極節點連接到驅動器電路的P溝道晶體管410的源極節點。p溝道晶體管430可由 另一 P溝道晶體管435及可包括n溝道晶體管440及445的受控的下拉路徑控制。p溝道 晶體管435可使其源極節點連接到p溝道晶體管430的柵極節點、使其柵極節點連接到OE 控制信號線且使其漏極節點連接到驅動器電路的P溝道晶體管410的源極節點。p溝道晶 體管430及435兩者的主體節點350可連接到漏極_主體泄漏路徑抑制器220的FN阱節 點350。 n溝道晶體管440可使其柵極節點連接到正電壓供應135、使其漏極節點連接到p 溝道晶體管430的柵極節點及p溝道晶體管435的源極節點兩者。n溝道晶體管440的源 極節點可連接到n溝道晶體管445的漏極節點。n溝道晶體管445可完成下拉路徑，且使其 源極節點連接到負電壓供應140且使其柵極節點連接到OE控制信號線。
進一步參看圖4， VT驅動器電路405內的漏極-源極泄漏路徑抑制器215的操作 可描述如下。如以上在圖1中所描述，當1/0節點160上存在過壓輸入信號時，在驅動器電 路的P溝道晶體管上可發生漏極-源極互換。此可導致經由P溝道晶體管410的漏極-源 極連接到正電壓供應135內的泄漏電流。為了減少此泄漏，將p溝道晶體管430置于驅動 器電路的在P溝道晶體管410與正電壓供應135之間的上拉路徑內。p溝道晶體管430的 柵極可經由n溝道晶體管440及445穿過受控的下拉路徑，到負電壓供應140。輸出啟用 OE控制信號在輸出模式期間可為高及在輸入模式期間可為低。在輸出模式期間，p溝道晶 體管430的柵極節點可經下拉到VSSP，且在輸入模式期間，此柵極節點可浮動。p溝道晶體 管435還可由OE控制信號控制，且此晶體管將在輸出模式期間斷開且將在輸入模式期間接 通。 關于p溝道晶體管410的上拉電路，在輸出模式期間，p溝道晶體管435可為斷 開，且可經由n溝道晶體管440及445的受控被拉路徑將p溝道晶體管430的柵極下拉到 VSSP。此可接通p溝道晶體管430。如果待從I/0節點160驅動的輸出信號為高，則p溝 道晶體管410也接通，且I/0節點160可被拉動到高電壓電平。在輸入模式期間，n溝道晶體管440及445的受控下拉路徑斷開，因為n溝道晶體管445被斷開，且因此p溝道晶體管 430的柵極節點可浮動。p溝道晶體管435可接通且將驅動器的p溝道晶體管410的源極 連接到P溝道晶體管430的柵極。現在，如果I/O輸出節點160由過壓輸入信號驅動為高 (例如，3. 3伏)，則歸因于源極/漏極互換效應，p溝道晶體管410可接通。如果p溝道晶 體管410的實際源極節點處于p溝道晶體管430接通的電壓電平下，則來自IA)節點160 的瞬態泄漏電流可流過P溝道晶體管410，且接著分支開以流過p溝道晶體管430及435 兩者。經由P溝道晶體管430的泄漏電流可為待減少的從I/O節點160到正電壓供應135 的同一電流。經由P溝道晶體管435的泄漏電流可對p溝道晶體管430上的柵極節點充電 (例如，高達3. 3伏)。又，p晶體管430的柵極節點處的高電平電壓將此晶體管斷開，且減 少經由晶體管430的漏極-源極連接流到正電壓供應135內的泄漏電流。此時，兩個泄漏 電流停止流動，且可達到穩態，其中無泄漏電流進入到電壓供應VDDP 135內。
進一步參看圖4， VT驅動器電路405內的漏極-主體泄漏路徑抑制器220的操作 可描述如下。如上所述，當P溝道晶體管內的正常反向偏壓的二極管(圖4中未展示)變得 正向偏壓時可發生此泄漏路徑，且可將泄漏電流傳導到正電壓供應135內。此類型的泄漏 對于VT 1/0驅動器405內具有可能經歷過壓的端子的每一p溝道晶體管可成為問題。通 過將FN阱節點350連接到VT驅動器電路405內的每一 p溝道晶體管的每一主體節點(包 括漏極_主體泄漏抑制器自身內的主體節點)，可減少這些泄漏電流，所述P溝道晶體管歸 因于過壓輸入信號可在其端子中的一者處經歷比VDDP高的電壓。即使內部二極管可仍變 得正向偏壓，瞬態泄漏電流也可從襯墊經由主體節點流到FN阱節點350內，直到所述節點 被充分充電到過壓輸入信號值(例如，3.3伏)的點。在此點，可切斷經由二極管的電流，且 因此可減少第二類型的泄漏。 因此，本發明的實施例可包括一種能夠接受超過電壓供應的輸入電壓的接口電 路。所述接口電路可包括驅動器電路(例如，120)，其具有用于接收及發射信號的輸入/ 輸出(I/O)節點(例如，160);第一泄漏路徑抑制器(例如，215)，其耦合到所述驅動器電路 內的P溝道晶體管(例如，410)的源極線；及第二泄漏路徑抑制器(例如，220)，其耦合到 所述驅動器電路內的所述P溝道晶體管的主體線。 雖然前文的揭示內容展示本發明的說明性實施例，但應注意，可在不脫離如所附 權利要求書所界定的本發明的范圍的情況下，在本文中進行各種改變及修改。無需以任何 特定次序執行根據本文中描述的本發明的實施例的方法權利要求項的功能、步驟及/或動 作。此外，雖然可以單數形式描述或主張本發明的元件，但除非明確陳述對于單數的限制， 否則也涵蓋復數形式。
1權利要求
一種用于減少由輸入電壓引起的泄漏電流的設備，其包含第一晶體管，其具有耦合到正電壓供應的源極及耦合到浮動節點的漏極；可控制下拉路徑，其耦合到負電壓供應及所述第一晶體管，其中所述可控制下拉路徑經配置以在第一狀態期間接通所述第一晶體管并上拉所述浮動節點；以及第二晶體管，其具有耦合到所述第一晶體管的柵極的源極及耦合到所述浮動節點的漏極，其中所述第二晶體管經配置以在第二狀態期間將所述浮動節點置于浮動電位下。
2. 根據權利要求1所述的設備，其中所述浮動節點耦合到n阱及所述第一或第二晶體 管中的至少一者的主體。
3. 根據權利要求2所述的設備，其中所述浮動節點耦合到驅動器電路內的p溝道晶體 管的主體，且其中輸出啟用信號經配置以在所述驅動器電路經配置以接收電壓信號時將所 述設備置于所述第二狀態下，以防止泄漏電流穿過所述P溝道晶體管的所述主體且進入到 所述正電壓供應內。
4. 根據權利要求1所述的設備，其中所述可控制下拉路徑進一步包含 第三晶體管，其具有耦合到負電壓供應的源極及耦合到所述第一晶體管的柵極與所述第二晶體管的所述源極兩者的漏極。
5. 根據權利要求4所述的設備，其中所述可控制下拉路徑進一步包含 第四晶體管，其耦合于所述第三晶體管的所述漏極與所述第一晶體管的所述柵極及所述第二晶體管的所述源極之間，其中所述第四晶體管的柵極耦合到所述正電壓供應。
6. 根據權利要求4所述所述的設備，其中輸出啟用信號被提供到所述第二及第三晶體 管的所述柵極，以用于在所述第一狀態與所述第二狀態之間進行選擇。
7. 根據權利要求1所述的設備，其中所述浮動節點耦合到驅動器電路內的P溝道晶體 管的源極，且其中輸出啟用信號經配置以在所述驅動器電路經配置以接收電壓信號時將所 述設備置于所述第二狀態下，以防止泄漏電流穿過所述P溝道晶體管的所述源極并進入到 所述正電壓供應內。
8. —種能夠接受超過電壓供應的輸入電壓的接口電路，其包含 驅動器電路，其具有用于接收及發射信號的輸入/輸出(I/O)節點； 第一泄漏路徑抑制器，其耦合到所述驅動器電路內的p溝道晶體管的源極；以及 第二泄漏路徑抑制器，其耦合到所述驅動器電路內的所述p溝道晶體管的主體。
9. 根據權利要求8所述的接口電路，其中所述第一泄漏路徑抑制器經配置以在所述驅 動器電路正經由所迷I/0節點接收所述輸入電壓時防止泄漏電流經由所述p溝道晶體管的 漏極_源極連接進入到所述電壓供應內。
10. 根據權利要求9所述所述的接口電路，其中所述第一泄漏路徑抑制器包含 第一晶體管，其耦合到所述電壓供應及所述P溝道晶體管的所述源極； 可控制下拉路徑，其耦合到負電壓供應及所述第一晶體管，其中所述可控制下拉路徑經配置以在所述l/0節點處于輸出模式時接通所述第一晶休管并上拉所述p溝道晶體管的 所述源極；以及第二晶體管，其耦合到所述第一晶體管及所述P溝道晶體管的所述源極，其中所述第 二晶體管經配置以將所述源極浮動到所述I/O節點處的所述輸入電壓。
11. 根據權利要求10所述的接口電路，其中所述第一泄漏路徑抑制器進一步包含所述第一晶體管的耦合到所述電壓供應的源極，及所述第一晶體管的耦合到所述P溝 道晶體管的所述源極的漏極；以及所述第二晶體管的耦合到所述第一晶體管的柵極的源極，及所述第二晶體管的耦合到 所述P溝道晶體管的所述源極的漏極。
12. 根據權利要求10所述的接口電路，其中所述第一泄漏路徑抑制器進一步包含 第三晶體管，其具有耦合到所述負電壓供應的源極及耦合到所述第一晶體管的柵極及所述第二晶體管的所述源極兩者的漏極。
13. 根據權利要求12所述所述的接口電路，其中所述可控制下拉路徑進一步包含 第四晶體管，其耦合于所述第三晶體管的所述漏極與所述第一晶體管的所述柵極及所述第二晶體管的所述源極之間，其中所述第四晶體管的柵極耦合到所述電壓供應。
14. 根據權利要求8所述的接口電路，其中當所述驅動器電路經配置以經由所述I/0節 點接收所述輸入電壓時，所述第二泄漏路徑抑制器防止泄漏電流經由所述P溝道晶體管的 源極_主體連接進入到所述電壓供應內。
15. 根據權利要求14所述的接口電路，其中所述第二泄漏路徑抑制器進一步包含 第一晶體管，其耦合到所述電壓供應及FN阱節點；可控制下拉路徑，其耦合到負電壓供應及所述第一晶體管，其中所述可控制下拉路徑 經配置以在所述I/O節點經配置用于輸出模式時接通所述第一晶體管并上拉所述FN阱節 點；以及第二晶體管，其耦合到所述第一晶體管及所述FN阱節點，其中所述第二晶體管經配置 以在所述I/O節點經配置用于輸入模式時將所述FN阱節點置于浮動電位下。
16. 根據權利要求15所述的接口電路，其進一步包含所述第一晶體管的耦合到所述電壓供應的源極，及所述第一晶體管的耦合到所述FN 阱節點的漏極；以及所述第二晶體管的耦合到所述第一晶體管的柵極的源極，及所述第二晶體管的耦合到 所述FN阱節點的漏極。
17. 根據權利要求15所述的接口電路，其中所述可控制下拉路徑進一步包含 第三晶體管，其具有耦合到所述負電壓供應的源極及耦合到所述第一晶體管的柵極及所述第二晶體管的所述源極兩者的漏極。
18. 根據權利要求17所述的接口電路，其中所述可控制下拉路徑進一步包含 第四晶體管，其耦合于所述第三晶體管的所述漏極與所述第一晶體管的所述柵極及所述第二晶體管的所述源極之間，其中所述第四晶體管的柵極耦合到所述電壓供應。
19. 根據權利要求15所述的接口電路，其中所述FN阱節點耦合到所述驅動器電路內的 所述P溝道晶體管的主體，且進一步其中所述FN阱節點耦合到所述第一及第二泄漏路徑抑 制器中的多個P溝道晶體管的主體。
20. 根據權利要求15所述的接口電路，其進一步包含第三晶體管，其具有連接到所述1/0節點的漏極節點、連接到所述電壓供應的柵極節 點及連接到所述FN阱節點的源極及主體節點，其中所述第三晶體管經配置以提供單獨的 導電路徑，以減少所述FN阱節點充電到所述輸入電壓的時間。
21. 根據權利要求8所述的接口電路，其中所述第一泄漏路徑抑制器及所述第二泄漏路徑抑制器經配置以接收輸出啟用信號，以指示所述1/0節點經配置以接收還是發射信 號。
22. —種用于減少由輸入/輸出(I/O)節點處的超過I/0裝置中的供應電壓的輸入電 壓引起的泄漏電流的方法，所述方法包含接收具有對應于輸入狀態的第一電平及對應于輸出狀態的第二電平的控制信號； 將所述控制信號施加到第一泄漏路徑抑制器，以將電壓供應與穿過驅動器電路內的晶體管的漏極-源極連接的泄漏電流隔離；以及將所述控制信號施加到第二泄漏路徑抑制器，以隔離穿過所述I/O裝置中的多個晶體管的漏極_主體連接的泄漏電流。
23. —種用于減少輸入/輸出(I/O)裝置中的泄漏電流的設備，其包含 用于接收輸入電壓的裝置；用于在所述輸入電壓超過供應電壓時將電壓供應與穿過驅動器電路內的晶體管的漏 極-源極連接的泄漏電流隔離的裝置；以及用于在所述輸入電壓超過所述供應電壓時隔離穿過所述1/0裝置內的多個晶體管的 漏極_主體連接的泄漏電流的裝置。
全文摘要
本發明呈現用于電壓容限浮動N阱電路的方法及設備。本發明呈現一種用于減少由輸入電壓引起的泄漏電流的設備，所述設備包括第一晶體管，所述第一晶體管具有耦合到正電壓供應的源極及耦合到浮動節點的漏極。所述設備可進一步包括耦合到負電壓供應及所述第一晶體管的可控制下拉路徑，其中所述可控制下拉路徑經配置以在第一狀態期間接通所述第一晶體管并上拉所述浮動節點。所述設備可進一步包括第二晶體管，所述第二晶體管具有耦合到所述第一晶體管的柵極的源極及耦合到所述浮動節點的漏極，其中所述第二晶體管經配置以在第二狀態期間將所述浮動節點置于浮動電位下。
文檔編號H03K19/003GK101755385SQ200880100175
公開日2010年6月23日 申請日期2008年7月29日 優先權日2007年8月1日
發明者瓦伊什納芙·斯里尼瓦斯, 維韋克·莫漢, 阿布希克·古普塔 申請人:高通股份有限公司