專利名稱：一種50%占空比的高速寬范圍多模可編程分頻器的制作方法
技術領域：
本發明涉及一種分頻器的設計，特別涉及高速寬范圍多模可編程分頻器設計的技術 領域，具體為一種50%占空比的高速寬范圍多模可編程分頻器。
背景技術：
高性能可編程分頻器在射頻、高速數字集成電路中都有著廣泛的應用。高的工作頻 率、寬的分頻比范圍、低功耗、大驅動能力等等通常是系統對分頻器的一般要求。2000 年7月，發表在IEEE《固態電路雜志》(JSSC)第1039頁至第1045頁的《A Family of Low-Power Truly Modular Programmable Dividers in Standard 0.35-咖 CMOS Technology》 一文，公開了一種高速低功耗寬分頻比范圍的可編程分頻器電路結構。然 而由于電路結構的自身原因，其輸出信號的脈沖寬度僅為輸入信號周期的2到3倍。若 輸入信號的頻率越高，則脈沖寬度就越窄，驅動能力就越弱，這一缺點限制了其應用范 圍。2007年12月，IET的《器件、電路與系統》第485頁至第493頁的《Efficient driving-capability programmable frequency divider with a wide division ratio range》 一文對上述電路結構進行了改進，獲得了占空比接近50%的輸出信號。但是該篇 文章采用兩種方案相結合的方法來調整占空比，額外增添了多位半加器以及許多門電 路，增加了電路的復雜程度，也增加了功耗。發明內容本發明要解決的技術問題是現有的可編程分頻器的輸出信號脈沖寬度受輸入信號 頻率影響，隨著分頻比的增大，占空比急劇減小，驅動能力受到限制；已有的改進的分 頻器結構復雜，功耗較大。本發明的技術方案是 一種50%占空比的高速寬范圍多模可編程分頻器，包括由相 互級聯的基本分頻單元和用于拓展分頻比范圍的一系列或門所組成的主分頻級，主分頻 級的第一級基本分頻單元為2/3/4分頻單元，還包括由一 DFF觸發器單元構成的2分頻 級，主分頻級中第二級基本分頻單元即2/3分頻單元的模式控制信號輸出端輸入DFF觸 發器單元的觸發信號端，并且采用下降沿觸發方式，DFF觸發器單元的5端連接到D端將觸發信號2分頻，5端信號還輸入主分頻級中第一級基本分頻單元的模式控制信號端，元的工作模式，DFF觸發器單元的Q端輸出分頻器的最后輸出/。 ,。 本發明主分頻級中第一級基本分頻單元為2/3/4分頻單元，其余為2/3分頻單元， 所述2/3/4分頻單元包含一第一DFF觸發器、 一第二DFF觸發器、一D鎖存器以及用于 分頻模式控制的與、或邏輯門，兩個DFF觸發器相互級聯形成最大可進行4分頻的結構， 通過與、或邏輯門的介入，使其可以切換到2分頻或3分頻工作模式，D鎖存器連接在 第一DFF觸發器、第二DFF觸發器之間，起同步兩個DFF觸發器控制信號的作用；2/3/4 分頻單元設有一輸入端、 一輸出端、 一第一置數端、 一第二置數端、 一第一模式控制信 號端、 一第二模式控制信號端，第一模式控制信號端連接主分頻級第二級基本分頻單元 即2/3分頻單元的模式控制輸出信號端，第二模式控制信號端連接DFF觸發器單元的^ 端。本發明包括主分頻級和2分頻級，主分頻級除第一級采用2/3/4分頻單元外，其余 級皆為常見的2/3分頻單元，各分頻單元相互級聯，前饋信號延時路徑短，具有高速特 性，第一級2/3/4分頻單元具有一觸發信號輸入端、 一輸出端、兩置數端、兩模式控制 信號輸入端。該主分頻級的設計使得分頻比仍符合傳統多模可編程分頻器的分頻比公 式A) + A*2l+/72*22+ + /Vl*2"—'+仏2"，不需要改變設置分頻比的置數方式。2分 頻級由一級DFF構成，為避免第一級分頻單元內部信號產生毛刺，該DFF觸發器單元采 用下降沿觸發方式。本發明中主分頻級的設計使得該分頻器具有寬的分頻比范圍，第一 級采用2/3/4分頻單元使其可以滿足更多的工作模式要求，并使得整個分頻器最后通過 2分頻級輸出，從而可以控制輸出占空比在50%附近。本發明最后通過2分頻級輸出，達到控制輸出信號占空比至50%的目的，在電路 設計上，只是將第一級采用本發明的2/3/4分頻單元，保證了傳統的2/3單元串聯方式 的高速特性，又增加了工作模式，使得在最后通過2分頻級輸出的情況下能夠滿足一切 分頻比的要求，這樣輸出信號的脈沖寬度不再受輸入信號頻率的影響；同時沒有增加復 雜的電路，整個分頻器的功耗與傳統可編程分頻器功耗持平。當分頻比為偶數時，占空 比確定在50%;當分頻比為奇數時，最差情況下輸出占空比為44.4%，且占空比隨著分 頻比的增大越趨近于50%，相比常見的高速寬范圍可編程分頻器，驅動能力得到了大大 提高。本發明的另外一個優點是輸出信號具有低抖動特性，因為2分頻級的DFF觸發器 單元采用主分頻級的第二級分頻單元的模式控制輸出信號Mo觸發。
圖1為常見高速低功耗寬范圍的多模可編程分頻器。圖2為傳統的2/3分頻單元。圖3為本發明中的2/3/4分頻單元。圖4為本發明的分頻器具體實施例的結構示意圖。圖5為常見的高速低功耗寬范圍多模可編程分頻器的輸出波形。圖6為本發明的分頻器的工作波形。
具體實施方式
現有技術中的高速寬范圍可編程分頻器采用傳統的2/3分頻單元級聯，模式控制輸 出信號Mo只需逐級前饋，因而具有較強的速度優勢，另外通過級間串接或門網絡并增 加一路置數端，擴大了分頻比范圍，使其成為一種任意可編程分頻器，如圖1，根據所 需分頻比的最大值確定2/3分頻單元的總個數"2"《最大分頻比< 2"+1，再根據最小 分頻比值確定無需向前串接或門的2/3分頻單元個數n': 2"'《最小分頻比< 2"'+1,各 2/3分頻單元串接，只有前"'-l級2/3分頻單元的模式控制信號輸入端Mi直接連接于 后一級分頻單元的模式控制信號輸出端Mo，其余單元之間串接一兩輸入或門，或門的第 一輸入端連接后一級單元的模式控制信號輸出端Mo，第二輸入端連接各置數端信號經過 或門網絡后對應信號的反信號，該或門的輸出連接前一級2/3分頻單元的模式控制信號 輸入端Mi，最后一級2/3分頻單元的模式控制信號輸入端Mi外接模式控制信號；另外 級間串接的或門網絡為自最后一級2/3分頻單元起向前串接或門，第一級或門的第一 輸入端連接最后一級2/3分頻單元的置數端第二輸入端連接外加控制端《，該或門的輸出端連接后一級或門的第二輸入端，其反信號連接對應2/3分頻單元之間串接的 兩輸入或門的第二輸入端，其余或門網絡的各級兩輸入或門的第一輸入端連接對應2/3 分頻單元的置數端P，或門網絡的最后一級兩輸入或門的輸出端，只將其反信號連接對 應2/3分頻單元之間串接的兩輸入或門的第二輸入端。此種結構由于其高速低功耗及便 利的版圖設計等優點，得到了廣泛的應用。但是由于大范圍分頻比的要求，輸出信號只 能從第二或第三級的模式控制信號輸出端Mo引出，而此種情況下的輸出脈沖寬度較窄， 因而驅動能力有限，在大電容負載情況下則不能很好的工作。為了拓寬其應用范圍，迫 切地需要提高其輸出信號的占空比。圖2為傳統2/3分頻單元結構示意圖。它包含三個兩輸入與門、四級D鎖存器、
一觸發信號輸入端Fin、 一模式控制信號輸入端Mi、 一置數端P、 一觸發信號輸出端Fo、 及一模式控制信號輸出端Mo。當置數信號P和模式控制輸入信號Mi皆為高時，該分頻 單元工作在3分頻模式；其他情況下均工作在2分頻模式。在如圖l所示的分頻器中， 一個完整的分頻周期內，模式控制信號只出現一次高電平，且脈沖寬度相當于輸入信號 的一個周期，所以在一個完整的分頻周期內，每一2/3分頻單元只進行一次3分頻，從 而得輸出脈沖周期為(; 。 + p, * 2' + p2 * 22 +…+ * 2"-' + & 2") * 7; ， 7;為輸入信號周 期，所以可實現的分頻比為/7。+z^2'+;^22+…+ ;vJ2"—'+; "2"。圖3為本發明采用的2/3/4分頻單元。它具有兩個置數端，且接受兩控制信號控制， 可以實現三個工作模式。2/3/4分頻單元包含一第一 DFF觸發21、一第二 DFF觸發器22、 一D鎖存器23以及用于分頻模式控制的與、或邏輯門，兩個DFF觸發器21 、 22相互 級聯形成最大可進行4分頻的結構，通過與、或邏輯門的介入，使其可以切換到2分頻 或3分頻工作模式，D鎖存器23連接在第一DFF觸發器21、第二 DFF觸發器22之間， 起同步兩個DFF觸發器控制信號的作用；2/3/4分頻單元11設有一輸入端&、 一輸出端 ow、 一第一置數端P0、 一第二置數端P1、 一第一模式控制信號端M1、 一第二模式控制 信號端M2，第一模式控制信號端Ml連接主分頻級10的第二級基本分頻單元即2/3分頻 單元12的模式控制輸出信號端Mo，第二模式控制信號端M2連接DFF觸發器單元13的g 端。在本發明中，2/3/4分頻單元以如下方式工作若兩個置數信號皆為0時，該單元 只工作在2分頻模式下；若P0二1， P1二0時，則在本發明分頻器的一完整分頻周期內 進行一次3分頻，也就是說每兩個主分頻級的分頻周期內進行一次3分頻；若P0^0， Pl二l時，則在本發明分頻器一完整分頻周期內進行兩次3分頻，也就是說每一主分頻 級的分頻周期內進行一次3分頻；若P0二1， Pl^l時，則在本發明分頻器一完整分頻 周期內進行一次3分頻和一次4分頻，也就是說若在一主分頻級的分頻周期內進行一次 3分頻，那么其前一主分頻級分頻周期和下一主分頻級分頻周期內必然進行一次4分頻。圖4為本發明的一種50%占空比的高速寬范圍多模可編程分頻器的實施例結構示 意圖。它包含主分頻級10和2分頻級。主分頻級10結構即為常見的高速多模數可編程 分頻器結構，只是第一級分頻單元采用2/3/4分頻單元11; 2分頻級為一DFF觸發器單 元13，主分頻級10中第二級基本分頻單元，2/3分頻單元12的模式控制信號輸出端輸 入DFF觸發器單元13的觸發信號端clk，并且采用下降沿觸發方式，DFF觸發器單元13 的g端連接到D端將觸發信號2分頻，5端信號還輸入2/3/4分頻單元11的模式控制 信號端M2， DFF觸發器單元13的Q端輸出分頻器的最后輸出/。w。由于整個分頻器采用2分頻級作為輸出級，所以在實現iV分頻時，主分頻級10只能進行iV/2分頻。當iV為 偶數時，主分頻級10的分頻比為一整數，此種情況傳統分頻器結構即可實現；當iV為 奇數(7V=2w+WW，主分頻級10需要進行"+0.5分頻。而在傳統分頻器結構下，無法 實現這一功能，所以必須采用變通的方法實現"+0.5分頻，此即為本發明采用2/3/4 分頻單元11作為主分頻級10的第一級分頻單元的功能所在。主分頻級10需要進行w+0. 5分頻的問題可以轉化為使主分頻級10在"分頻和 w+l分頻之間不停的切換，w+l分頻為在原工作狀態"分頻基礎上多吞一脈沖，即在分 頻器一完整分頻周期內，主分頻級進行一次吞脈沖操作，這樣平均下來主分頻級即工作 在"+0. 5分頻狀態下。在2/3/4分頻單元11的置數端P0、 Pl和模式控制信號端Ml、 M2 的共同作用下，2/3/4分頻單元11可實現2 — 4分頻。分頻比為奇數時，2/3/4分頻單 元11的置數端P0為1，所以可通過置數端TO控制來實現吞脈沖功能，若2/3/4分頻單 元11一直工作在2分頻模式下，此時，P1=0，那么通過由置數端po產生的控制信號使 其在分頻器的一完整分頻周期內進行一次三分頻操作；若2/3/4分頻單元11已工作在 吞脈沖模式下，即在每一主分頻級周期內進行一次三分頻操作，此時，Pl=l，則需在分 頻器一完整周期內進行一次四分頻操作。為了達到每兩個主分頻級工作周期進行一次多 吞一脈沖操作，需將置數端PO的信號與整個分頻器的輸出信號相與，如圖4的實施例中是將DFF觸發器單元13的^端與置數端P0的信號相與，這樣在分頻器一完整分頻周 期內，由置數端P0信號產生的控制信號有效時間僅為半個完整分頻周期，即每兩主分 頻級周期內有效一次，再通過輔助邏輯門的作用即可實現分頻器在一完整周期內多吞一 輸入脈沖的功能，從表面上看好像主分頻級實現了 "+0. 5分頻。 根據上述分析，可得具體占空比計算方式如下若分頻比為偶數2"時，則輸出信號占空比為^ = |;若分頻比為奇數2w + l時，則輸出信號的占空比為~^~，可見"越大占空比越接2w + l近50%。另外，由上述分析可知輸出信號周期7;",為當置數端po=o時，r。 , = 2 * (a * 2° + p2 * 21 +…+ p * 2"—1) * 7; 當置數端P0=1時，乙，=[1 + 2 * (a * 2° + p2 * 21 +…+* 2"-1 )〗* T' 合并上述兩式即可得T。u, 2°+/7,承2、/ ^22+…+ ;7Z2""7;，所以所實現的
分頻比為A^2"+;^2、;^2、…+ ;^2",與傳統結構的多模可編程分頻器相同，因而沒有改變原來分頻比的設置方式。本發明分頻器的主分頻級可實現的最小分頻比為4,所以本發明的分頻器可實現的 最小分頻比為8，如在圖4中所示的實施例結構中，主分頻級的可達到的最小分頻比為 8，則此時整個分頻器的最小分頻比為16。實際所用分頻比可以通過增減串接有效工作 的2/3分頻單元個數來調整。圖5為常見的高速低功耗寬范圍多模可編程分頻器在同一輸入信號、不同分頻比下 的輸出波形。由圖可以發現輸出信號脈沖寬度只與輸入信號有關，輸入信號頻率不變， 則脈沖寬度不變。因此，輸入頻率越高，脈沖寬度越窄；當分頻比增大時，只增加了低 電平的寬度，使得輸出信號的占空比大大降低，從而也降低了分頻器的驅動能力。圖6為本發明分頻器的工作波形。標注為Ql的比較密集的波形為第一級2/3/4分 頻單元的輸出，標注為out的波形即為整個分頻器的輸出。從圖中可以看出，本發明分 頻器的輸出信號占空比完全被控制在50%附近，技術效果非常明顯。綜上所述，本發明有如下技術特征(1)電路結構簡單只需在原多模可編程分頻器結構基礎上第一級采用2/3/4分頻單元，最后一級采用2分頻單元，沒有增加功耗； (2)低抖動主分頻級的第二級分頻單元的模式控制輸出信號Mo作為2分頻級的觸發 信號，使得輸出信號具有低抖動特性；(3)效果顯著能夠很好的將占空比控制在50 %附近，顯著提高了分頻器的驅動能力。本發明的一種50%占空比的高速寬范圍多模可編程分頻器的電路制作，可以通過現 有技術的CMOS工藝實現。
權利要求
1、一種50％占空比的高速寬范圍多模可編程分頻器，包括由相互級聯的基本分頻單元和用于拓展分頻比范圍的一系列或門所組成的主分頻級(10)，其特征是主分頻級(10)的第一級基本分頻單元為2/3/4分頻單元(11)，還包括由一DFF觸發器單元(13)構成的2分頻級，主分頻級(10)中第二級基本分頻單元即2/3分頻單元(12)的模式控制信號輸出端輸入DFF觸發器單元(13)的觸發信號端(clk)，并且采用下降沿觸發方式，DFF觸發器單元(13)的<overscore>Q</overscore>端連接到D端將觸發信號(clk)2分頻，<overscore>Q</overscore>端信號還輸入主分頻級(10)中第一級基本分頻單元的模式控制信號端，控制第一級基本分頻單元的工作模式，DFF觸發器單元(13)的Q端輸出分頻器的最后輸出fout。
2、 根據權利要求1所述的一種50%占空比的高速寬范圍多模可編程分頻器，其特 征是主分頻級(10)中第一級基本分頻單元為2/3/4分頻單元(11)，其余為2/3分頻 單元(12)，所述2/3/4分頻單元(11)包含一第一DFF觸發器(21)、 一第二 DFF觸發 器(22)、 一D鎖存器(23)以及用于分頻模式控制的與、或邏輯門，兩個DFF觸發器 (21 、 22)相互級聯形成最大可進行4分頻的結構，通過與、或邏輯門的介入，使其可 以切換到2分頻或3分頻工作模式，D鎖存器(23)連接在第一DFF觸發器(21)、第二 DFF觸發器(22)之間，起同步兩個DFF觸發器控制信號的作用；2/3/4分頻單元(11) 設有一輸入端(/")、 一輸出端一第一置數端(P0)、 一第二置數端(Pl)、 一第 一模式控制信號端(Ml)、 一第二模式控制信號端(M2)，第一模式控制信號端(Ml)連 接主分頻級(10)第二級基本分頻單元即2/3分頻單元(12)的模式控制輸出信號端(Mo)， 第二模式控制信號端(M2)連接DFF觸發器單元(13)的5端。
全文摘要
一種50％占空比的高速寬范圍多模可編程分頻器，包括由相互級聯的基本分頻單元和用于拓展分頻比范圍的一系列或門所組成的主分頻級，還包括由一DFF觸發器單元構成的2分頻級，主分頻級中第一級基本分頻單元為2/3/4分頻單元，其余為2/3分頻單元，主分頻級中第二級基本分頻單元的模式控制信號輸出端輸入DFF觸發器單元的觸發信號端，DFF觸發器單元的Q端輸出分頻器的最后輸出f<sub>out</sub>。本發明電路結構簡單，功耗低，輸出信號具有低抖動特性，效果好，控制輸出信號占空比至50％，偶數分頻時，輸出占空比為50％；奇數分頻時，最差情況下輸出占空比為44.4％，隨著分頻比的增大，輸出占空比越接近50％。
文檔編號H03K23/66GK101399540SQ20081015583
公開日2009年4月1日 申請日期2008年10月10日 優先權日2008年10月10日
發明者吉新村, 吳建輝, 姜茗鐘, 萌 張, 曲子華, 紅 李, 昊 王, 王聲揚, 黃福青 申請人:東南大學