專利名稱：：基于電壓控制延遲單元的高速超低功耗比較器的制作方法
技術領域：
："基于電壓控制延遲單元的高速超低功耗比較器"直接應用的
技術領域：
是超低功耗模擬數字轉換器電路設計。所提出電路是一類可以適用于主要高速低功耗ADC結構的重要模塊。
背景技術：
：無線傳感器網絡(WSN)在社會和自然環境中具有越來越廣泛的應用。由于無線傳感器網絡具有的可靠性和精確性的優勢，尤其重點應用于軍事，國家安全，醫療和環境觀察等領域。一般無線傳感器網絡都是由大量傳感器節點組成，由此使得功耗成為傳感器網絡設計的重要約束。因此，要求傳感器節點中每個模塊必須消耗很低的能量。在WSN節點中一般集成一個模擬數字轉換器(ADC)把來自傳感器的模擬信號轉換成數字信號并由處理器進行下一步的處理。為了達到超低功耗的要求，適用的ADC也應該是超低功耗的。(見參考文獻BentonH.Calhoun,DenisC.Daly,NaveenVerma,DanielF.Finchelstein,DavidD.Wentzloff,AliceWang,Seong_HwanCho，andAnanthaP.CheLndrakasan，"DesignConsiderationsforUltra-LowEnergyWirelessMicrosensorNodes")逐次逼近型ADC(SARADC)是實現超低功耗ADC的一種合適的電路結構。這是因為，SARADC硬件電路比較少，只包括三個模塊數字模擬轉換器(DAC)，比較器和數字邏輯模塊。其中，比較器模塊是消耗能量最多的模塊。傳統比較器是先把輸入電壓轉換成電流然后把這電流再轉換成電壓，最后用一個低功耗高速的鎖存器(latch)來對所得的電壓進行比較得到結果。在進行功耗優化時，這種比較器性能會有很大下降。為了降低這種比較器的失調，會在latch前邊用一個或幾個運放；但是這種方法會引入更大的功耗和復雜度。(見參考文獻NaveenVerma,andAnanthaP.Chandrakasan,"AnUltraLowEnergy12-bitRate-ResolutionScalableSARADCforWirelessSensorNodes"，IEEEJOURNALOFSOLID-STATECIRCUITS,VOL.42，NO.6,JUNE2007).為了解決以上問題，可以采用基于時間域的比較器(TDC)。這種比較器結構非常簡單而且消耗能量很低，并且可以應用到超低功耗SARADC的設計中。這種比較器的工作模式不同于傳統比較器。它首先用一個電壓-時間轉換電路(VTC)把輸入電壓轉換成時間，然后又通過一個觸發器對時間作比較或鎖定。代表性工作包括，AndreaAgnesetal提出的一種基于時間域的比較器.(見參考文獻AndreaAgnes，EdoardoBonizzoni，PieroMalcovatiandFrancoMaloberti，"A9.4-EN0BIV3.8uW100kSsSARADCwithTime—domaincomparator"，2008IEEEInternationalSolid-StateCircuitsConference).雖然AndreaAg腦所提出的時間域比較器可以達到很低的功耗，但是具有兩個很大的缺點首先，這個比較器工作的最高速度只有1.875MHz.這個使得ADC的最高采樣率只有100KS/s。第二個問題是，在比較過程中會浪費很多能量；這是因為，在比較器已經做出比較結果后，VTC會繼續放電。
發明內容本發明的目的是在時間域比較器電路概念下提出一種基于電壓控制延遲線(VCDL)的電壓-時間轉換器的時間域高速低功耗比較器結構。本發明特征在于它含有基于電壓控制延遲的電壓-時間轉換部分和觸發輸出部分，其中所述基于電壓控制延遲的電壓-時間轉換部分含有:輸入信號的電壓-時間轉換電路和參考信號的電壓-時間轉換電路，其中輸入信號的電壓-時間轉換電路，由若干級CSI電路依次串聯構成，每一級CSI電路含有一個PMOS管，第一剛OS管和第二NM0S管，所述PMOS管的漏極和所述第一畫OS管的源極相連，該第一NMOS的漏極和所述第二醒OS管的源極相連，在第一級CSI電路中，所述PMOS管的柵極和所述第一麗OS管的柵極相連后接入時鐘控制信號CCLK，在最后一級CSI電路中，所述最后一個PMOS管的漏極和所述最后一個第一NMOS管的源極相連，作為所述輸入信號的電壓-時間轉換電路輸出端，前一級CSI電路中所述PMOS管的漏極同時和后一級CSI電路中的PMOS管的柵極、第一醒OS管的柵極相連；所述各級CSI電路中的所有的PMOS管的源極并聯后接電原電壓VDD，所有的第二NMOS管的漏極接地，而所有的第二醒OS管的柵極并聯后接入輸入信號VIN;參考信號的電壓-時間轉換電路，也由若干級另外的CSI電路依次串聯構成，其中，每一級所述另外的一個CSI電路中含有一個PM0S管、第一麗0S管和第二函0S管，該PM0S管的漏極和第一NMOS管的源極相連，該第一麗OS管的漏極和該第二NMOS管的源極相連，在第一級所述另外的一個CS1電路中，PMOS管的柵極和第一醒OS管的柵極相連后接入時鐘控制信號CCLK，在最后一級所述另外一個的CSI電路中，最后一個PM0S管的漏極和最后一個第一NM0S管的源極相連，作為所述參考信號的電壓-時間轉換電路的輸出端，在前一級所述另外的一個CSI電路中，前一級PM0S管的漏極同時和后一級的第一NM0S管的柵極和下一級的PM0S管的柵極相連；在所述另外的各級CSI電路中，所有PMOS管的源極并聯后接電源電壓VDD，所有的第二羅OS管的漏極共地，而所有第二麗OS管的柵極并聯后接參考信號VREF;所述的觸發輸出部分，含有串聯的第一反相器II和第二反相器12，串聯的第三反相器13和第四反相器14，以及一個D觸發器DFF，其中，所述第一反相器II的輸入端和所述輸入信號的電壓-時間轉換電路的輸出端相連，而第二反相器12的輸出端和所述D觸發器DFF的D端相連，所述第三反相器I3的輸入端和所述參考信號的電壓-時間轉換電路的輸出端相連，而第四反相器14的輸出端和所述D觸發器DFF和CLK端相連；在復位模式下，時鐘控制信號CCLK為低電平，所述整個電壓延遲控制的電壓-時間轉換部分的輸出為低電平，D觸發器DFF的輸出保持不變；在比較模式下，所述信號CCLK為高電平，整個電壓延遲的控制的電壓-時間轉換部分的輸出為高電平，此時，如參考信號VREF的電壓高于輸入信號VIN的電壓，參考信號的電壓-時間轉換電路的輸出端首先變為高電平，并觸發所連D觸發器DFF，反之，則為輸入信號的電壓-時間轉換器的輸出端首先變為高電平，也能觸發所連D觸發器DFF。所述電壓-時間轉換電路是一個六級CSI電路。本發明的有益效果是與專同的時間域比較器結構想比較，本發明提出的基于VCDL時間域比較器，在相同的測試條件件下，速度提高了80余倍且保持超低的功耗。同時，本發明提出的比較器的硬件結構非常簡單。所提出的電路技術非常適合作為高速低功耗的ADC電路的重要模塊。圖l.TDC比較器框圖。VINP為輸入信號，VREF為比較參考電壓，CCLK為比較器控制信號而C0MP0UT為比較器的輸出。圖2.AndreaAgnes所提出的TDC。VINP，VREF，CCLK和C0MP0UT的意義與圖1類似。圖3.本發明的電路結構圖。圖4.本發明最低電壓差的比較結果。圖5.幾個輸入電壓的比較結果。圖6.模擬數字轉換器的通用框圖。圖7SARADC框圖。圖8FlashADC框圖。圖9Pipeline框圖。圖10sigraa-delta框圖。圖ll并聯ADC框圖。具體實施例方式圖2是AndreaAgnes提出的比較器電路。主要由兩個部分組成電壓一時間轉換器VTC和輸出D觸發器。電壓一時間轉換器由兩個支路組成VTCInput和VTCReference.VTCI叩ut的輸出經過三個反相器Il，12和I3連到DFF的數據端D而VTCReference的輸出也經過三個反相器14，15，和I6連到DFF的觸發端。比較器的工作包括兩模式。首先在復位模式，CCLK為低電平并通過M7和Ml把兩個電容Cl和C2充電到Vdd.同時VTC兩端通過M11和M5接地。這時觸發器的輸出即比較器的輸出保持不變。在比較模式，CCLK會變為高電平并打開M2和M8，同時關斷M1，M7，M5，Mil.這時兩個電容會開始放電而放電的速度由VIN和VREF決定。當M2或M8柵極電壓降低到PM0S的閾值ViP時，相應的管子會把其漏極節點充電到Vdd。當VTCReference翻轉后會觸發DFF,所著比較結果。因為這里的DFF是在下降延觸發的，所以如果VIN〉VREF，VTCInput會先翻轉，當DFF被觸發后COMPOUT得到"0"。如果VIN〈VREF,VTCReference會先翻轉觸發DFF使得COMPOUT得到"1",完成比較功能。這比較器是把輸入電壓變為延遲而對產生的延遲作比較。TDC技術是基于以下方程。其中，Af是沖電容C所需要的時間，AF是在Af內電熔上電壓的變化，I是電流。&=-(1)本發明解決其技術問題的技術方案是本發明提出的TDC結構是基于電壓控制延遲單元的電壓一時間轉換電路VCDLVTC實現，如圖3所示。它由兩個VCDLVTC(VCDLVTCINPUT和VCDLVTCREFERENCE)、反相器鏈和一個D觸發器DFF組成。VCDLVTCINPUT為輸入信號VTC,而VCDLVTCREFERENCE為參考電平VTC。本發明的TDC由于采用VCDLVTC技術降低所消耗的能量，同時大幅度提高比較器的工作速度本發明的核心電路是VCDLVTC。每個VCDL是用若干級CSI(CurrentStarvedInverters)串聯而得到的。如圖3所示，兩個VCDLVTC電路均分別由6級CSI串聯而成。每級CSI電路由三個晶體管源漏依次相連而成；比如輸入信號VTC中第一級CSI由晶體管Mla，M2a和M3a組成，以此類推。參考電平VTC是由MlbM18b組成，而輸入信號VTC由MlaM18a組成。參考電平VTC的輸出經過一條反相器鏈連到DFF觸發器的時鐘信號輸入端，而輸入信號VTC輸出也經過一條反相器鏈連到DFF觸發器的數據輸入端。VCDLVTC的作用是把CCLK信號傳遞到輸出端，而傳遞速度由控制電壓的大小來決定的。本發明的工作原理也有兩個模式在復位模式時，CCLK為低電平，第一個CSI輸出為高電平而整個VCDLVTC的輸出變為低，而且DFF的輸出保持不變。在比較模式時，CCLK變為高電平，第一個CSI的輸出變為低。但是這種電平轉換的速度由控制電壓VIN和VREF分別來決定；控制電壓越高電平轉換越快，反之亦然。就是說，控制電壓越高，CCLK信號到達輸出端的時間越短。當參考電平VTC的輸入控制電壓VREF較輸入信號VTC的輸入控制電壓VIN高時，參考電平VTC的輸出端會首先變為高電平，由此觸發器的輸出狀態由高變為低電平(如果原來輸出為高電平)或保持低電平(如果原來輸出為低電平)反之，當參考電平VTC的輸入控制電壓VREF較輸入信號VTC的輸入控制電壓VIN低時，輸入信號VTC的輸出端會首先變為高電平，之后參考電平VTC的輸出端變為高電平并觸發DFF，由此觸發器的輸出狀態變為高電平。總之，VCDLVTC先把輸入電壓轉換成時間信號，然后DFF對時間信號作比較確定那個信號先到，所以是一個時間域的比較器。為了驗證本發明的電路改進的性能優勢，我們用了spectre"仿真工具對電路進行仿真。仿真結果總結在表1中。每個VCDLVTC能耗主要是每個CSI的動態能耗。CSI最大的能耗可以表示為，其中，Vw是電源電壓，等于1V;Cz是每個CSI的等效負載電容，等于5fF。所以兩個VCDLVTC所消耗的總能量是60fJ.同理，計算可以知道Andrea提出的比較器的能耗為1312fJ.可以看出本發明得到高于20倍的能量減少。在速度方面，本發明可以達到166MHz的速度，比傳統TDC提高了約80倍。圖4表示，本發明的分辨率為122uV;上面是CCLK信號，中間是VIN和VREF，而下面是比較器輸出結果。圖5表示本發明在不同的輸入電壓的比較結果。本發明的另外一個優點是它是全數字的比較器。它不需要任何放大器，電流源，電容或電阻，而只由晶體管構成。另外，增加每個VCDLVTC輸出端的反相器級數可以降低比較器輸出抖動；增加CSI數目可以提高比較器的分辨率；以上改進需根據應用需求調整，并不影響本發明的實質內容。本發明可以在各種主要的ADC(圖6)里面應用。包括，逐次逼近ADC(如圖7)，FlashADC(如圖8)，PipelineADC(如圖9)和sigma-deltaADC(如圖10)，以及并聯ADC(如圖ll)。圖9和圖11結構中的每個子ADC可以根據應用需求和性能要求采用圖7、8、9、IO中采用VCDLVTC技術的ADC。Table1:比較器性能<table>tableseeoriginaldocumentpage9</column></row><table>權利要求1.基于電壓控制延遲單元的高速超低功耗比較器，其特征在于，含有基于電壓控制延遲的電壓-時間轉換部分和觸發輸出部分，其中所述基于電壓控制延遲的電壓-時間轉換部分含有輸入信號的電壓-時間轉換電路和參考信號的電壓-時間轉換電路，其中輸入信號的電壓-時間轉換電路，由若干級CSI電路依次串聯構成，每一級CSI電路含有一個PMOS管，第一NMOS管和第二NMOS管，所述PMOS管的漏極和所述第一NMOS管的源極相連，該第一NMOS的漏極和所述第二NMOS管的源極相連，在第一級CSI電路中，所述PMOS管的柵極和所述第一NMOS管的柵極相連后接入時鐘控制信號CCLK，在最后一級CSI電路中，所述最后一個PMOS管的漏極和所述最后一個第一NMOS管的源極相連，作為所述輸入信號的電壓-時間轉換電路輸出端，前一級CSI電路中所述PMOS管的漏極同時和后一級CSI電路中的PMOS管的柵極、第一NMOS管的柵極相連；所述各級CSI電路中的所有的PMOS管的源極并聯后接電原電壓(VDD)，所有的第二NMOS管的漏極接地，而所有的第二NMOS管的柵極并聯后接入輸入信號(VIN)；參考信號的電壓-時間轉換電路，也由若干級另外的CSI電路依次串聯構成，其中，每一級所述另外的一個CSI電路中含有一個PMOS管、第一NMOS管和第二NMOS管，該PMOS管的漏極和第一NMOS管的源極相連，該第一NMOS管的漏極和該第二NMOS管的源極相連，在第一級所述另外的一個CSI電路中，PMOS管的柵極和第一NMOS管的柵極相連后接入時鐘控制信號CCLK，在最后一級所述另外一個的CSI電路中，最后一個PMOS管的漏極和最后一個第一NMOS管的源極相連，作為所述參考信號的電壓-時間轉換電路的輸出端，在前一級所述另外的一個CSI電路中，前一級PMOS管的漏極同時和后一級的第一NMOS管的柵極和下一級的PMOS管的柵極相連；在所述另外的各級CSI電路中，所有PMOS管的源極并聯后接電源電壓(VDD)，所有的第二NMOS管的漏極共地，而所有第二NMOS管的柵極并聯后接參考信號(VREF)；所述的觸發輸出部分，含有串聯的第一反相器(I1)和第二反相器(I2)，串聯的第三反相器(I3)和第四反相器(I4)，以及一個D觸發器(DFF)，其中，所述第一反相器(I1)的輸入端和所述輸入信號的電壓-時間轉換電路的輸出端相連，而第二反相器(I2)的輸出端和所述D觸發器(DFF)的(D)端相連，所述第三反相器(I3)的輸入端和所述參考信號的電壓-時間轉換電路的輸出端相連，而第四反相器(I4)的輸出端和所述D觸發器(DFF)和(CLK)端相連；在復位模式下，時鐘控制信號(CCLK)為低電平，所述整個電壓延遲控制的電壓-時間轉換部分的輸出為低電平，D觸發器(DFF)的輸出保持不變；在比較模式下，所述信號(CCLK)為高電平，整個電壓延遲的控制的電壓-時間轉換部分的輸出為高電平，此時，如參考信號(VREF)的電壓高于輸入信號(VIN)的電壓，參考信號的電壓-時間轉換電路的輸出端首先變為高電平，并觸發所連D觸發器(DFF)，反之，則為輸入信號的電壓-時間轉換器的輸出端首先變為高電平，也能觸發所連D觸發器(DFF)。2.根據權利要求l所述的基于電壓控制延遲單元的高速超低功耗比較器，其特征在于，所述電壓-時間轉換電路是一個六級CSI電路。全文摘要基于電壓控制延遲單元的高速超低功耗比較器屬于超低功耗模擬數字轉換器領域，其特征在于，在相同的時鐘信號控制下，采用分別由若干級CSI電路串聯構成的輸入信號的電壓-時間轉換電路和參考信號的電壓-時間轉換電路來控制一個D觸發器的翻轉；當參考信號大于輸入信號時，參考信號的電壓-時間轉換電路的輸出先于輸入信號的電壓-時間轉換電路的輸出變成高電平，使D觸發器翻轉，在降低功耗的同時，也提高了比較器的工作速率。文檔編號H03K5/22GK101320976SQ20081011451公開日2008年12月10日申請日期2008年6月6日優先權日2008年6月6日發明者克兵格·賽客帝·玻梅,楊華中申請人:清華大學