專利名稱：漏電流防止電路及半導體芯片的制作方法
技術領域：
本發明是有關于一種漏電流防止電路及一種半導體芯片，特別是指防止 提升(pull-叩)電阻漏電的一種漏電流防止電路及一種半導體芯片。
背景技術：
高清晰度多媒體界面(High Definition Multimedia Interface, HDMI)是 一種用于傳輸未壓縮、已加密數字串流的音頻/視頻連接器界面，可以將多數 音頻/視頻來源(例如機上盒、藍光碟片播放機等)耦合到一音頻裝置及/ 或視頻監視器(例如數字電視機)。
參閱圖，其顯示由多個具有HDMI界面的影音裝置所構成的影音系統 的示意圖。如圖1所示，HDMI規格書有規范 一 消費性電子產品控制(Consumei-Electronics Control, CEC)信號線11,可以用來控制所有耦合到HDMI界面 的裝置，例如圖1中所示的數字攝影機(camcorder) 100、數字視頻記錄器 (Digital Video Recorder, DVR ) 200、游戲機(game console ) 300、及電視 機(TV) 400等。
參閱圖2,其顯示圖1中部份裝置的詳細電路示意圖。圖2中所示的影 音裝置12、 13可為圖1中的影音裝置的任二者，其間具有CEC信號線11的 連接。 一般來說，每一裝置12、 13包含一電路板121、 131及一設置在相對 應電路板121、 131上的芯片122、 132,且每一芯片122、 132在輸出端123、 133以開漏極(open-drain)或類似的方式來驅動CEC信號線11。因此，HDMI 規格書建議在每一裝置12、 13的電路板12、131上設置一個27KQ的提升 電阻124、 134,以給定輸出端123、 133的高電壓位準。每一提升電阻24、 134的電阻值的偏移比例一般在±5%的范圍內。當其中一個裝置(例如裝置 12)沒有被供應電力而另一裝置(例如裝置13)被供應電力時，必須防止電 流從裝置13經由CEC信號線11及裝置12的電阻124泄漏到裝置2的電源 端126，反之亦然。因此，HDMI規格書建議在每一裝置12、 13的電路板121、 131上設置一與相對應電阻124、 134串聯的二極管125、 135，以限制電流的方向。
如果采用HDMI規格書的建議，必須多準備電阻124、 134及二極管125、 135這些元件，且二極管125、35的價格也高，會導致每一裝置12、 13的 生產成本較高，而且，每一個二極管125、 135在順向偏壓時所產生的電壓降 不為0,會使相對應電阻124、 134的等效電阻值變大，且誤差會隨著相對應 電源端126、 136的電壓VDD降低而升高。
發明內容
因此，本發明的目的即在提供一種可以降低生產成本及消除電壓降的漏 電流防止電^各。
于是，本發明漏電流防止電路適用于耦合到一電源端及一輸出端，且包 含一開關單元及一偏壓產生單元。該開關單元包括一P型晶體管。該P型晶 體管包括一耦合到該電源端的第一端、 一耦合到該輸出端的第二端、 一柵極 及一基極。該偏壓產生單元輸出一偏置電壓到該P型晶體管的基極，并在該 電源端被供應電力時，使該偏置電壓實質上等于該電源端的電壓，而在該電 源端沒有被供應電力時，使該偏置電壓實質上等于該輸出端的電壓。
而本發明的另 一 目的即在提供一種可以降低生產成本的半導體芯片。 于是，本發明半導體芯片適用于耦合到一電源端及一輸出端，且包含一 核心電路、 一電阻單元及一單向電流單元。該核心電路耦合于該輸出端。該 電阻單元耦合于該輸出端。該單向電流單元耦合于該電阻單元及該電源端之 間，用來在該電源端^皮供應電力時，允許電流自該電源端導通至該輸出端， 而在該電源端沒有被供應電力時，實質上防止電流自該輸出端導通至該電源 端。其中，該核心電路、該電阻單元、及該單向電流單元設置于同一半導體 基底當中。
圖]是一示意圖，說明由多個具有HDMI界面的影音裝置所構成的影
系統；
圖2是一電^各示意圖，說明7>知如何防止漏電流；
圖3是一電路示意圖，說明本發明漏電流防止電路的第一實施例；
圖4是一電路示意圖，說明本發明漏電流防止電路的第二實施例；圖5是一電路示意圖，說明第二實施例的工作原理；
圖6是一電路示意圖，說明第二實施例的一偏壓產生單元；
圖7是一電路示意圖，說明第二實施例的一開關單元；
圖8是一電路示意圖，說明第二實施例的一可變電阻單元的第一實施例;
圖9是一電路示意圖，說明第二實施例的可變電阻單元的第二實施例。 圖中標號說明如下(用于臺灣文本)
100數字攝影機
200數字錄放影機
300游戲機
400電視機
11CEC信號線
12、13影音裝置
121、131 電路板
22、132 芯片
123、133 輸出端
124、134提升電阻
125、235 二極管
126、136 電源端
2漏電流防止電蹈、21提升電阻
22二極管
3電路板30芯片
31輸出端
32核心芯片
4電源端
5漏電流防止電if各 5
偏壓產生單元 511 513 PMOS 514 515函OS516 518電阻
53 開關單元
531 534 PMOS
535 537固OS
538 541電阻
55、 55，可變電阻單元
551 開關
552 電阻
553 開關
554 電阻 6電路板
60 芯片
61 輸出端
62 核心電路 7電源端
8接地端 9 PMOS
91、 92 結型二極管
具體實施例方式
有關本發明的前述及其他技術內容、特點與功效，在以下配合參考圖式 的二個實施例的詳細說明中，將可清楚地呈現。此外，雖然本發明以HDMI 界面中的CEC信號輸出端為例來進行說明，但是本領域技術人員應可理解， 本發明的應用領域并不以此為限，其他于影音界面中以開漏極或是類似開漏 極方式輸出信號的低速信號傳輸規格，例如DVI、 DisplayPort、 UDI等影音 界面，均可采用本發明的技術。
參閱圖3,其顯示依據本發明第一實施例所示的漏電流防止電路2的電 路示意圖。漏電流防止電路2是內建在一芯片30中，且耦合到一電源端4及 一輸出端31。芯片30是設置在一電路板3上，且包括一耦合到輸出端31的 核心電路32。漏電流防止電路2包含一提升電阻21及一個二極管22。 二極 管22的陽極耦合到電源端4,而其陰極經由提升電阻21耦合到輸出端31,藉由內建于芯片30中的二極管22，則當芯片30或組裝有芯片30的影音裝 置關閉電源時(此時電源端4的電壓VDD等于0 ),由于二極管22處于逆向 偏壓(reverse biased )的狀態，位于CEC信號線上的信號將不會透過內建于 芯片30的提升電阻21產生漏電流至電源端4。在此須注意的是，由于半導 體制程偏移，提升電阻21的電阻值的偏移比例一般在土20o/。的范圍內。可以 通過調整半導體制程來縮小提升電阻2的電阻值的偏移比例到±5%的范圍 內，以使提升電阻21具有較精確的電阻值。
本實施例通過將提升電阻21及二極管22內建在芯片30中，不需要多準 備電阻及二極管這些元件，可以降低生產成本，但是，二極管22在順向偏壓 時所產生的電壓降會影響提升電阻2]的等效電阻值的問題仍然存在。此外， 干上述實施例中雖然以內建于芯片30中的二極管22為例說明，但是本發明 并不以此為限，其他能夠等效達到二極管逆向偏壓效果以避免漏電流產生的 內建于芯片中的半導體電路元件或電路組態，也屬于本發明保護范圍，以下 所將描述的本發明的第二實施例即為 一例。
參閱圖4，其顯示依據本發明第二實施例所示的漏電流防止電路5的電 路示意圖。漏電流防止電路5是內建在一芯片60中，且耦合到一電源端7、 一接地端8及一輸出端61。芯片60是設置在一電路板6上，且包括一耦合 到輸出端61的核心電路。漏電流防止電路5包含一偏壓產生單元51、 一開 關單元53、及一可變電阻單元55。在詳細說明這些單元51、 53、 55之前， 以下將先說明本實施例的工作原理。
參閱圖5,其顯示本發明第二實施例的漏電流防止電路5的工作原理。 一典型的P型金屬氧化物半導體(PMOS) 9的剖面圖如圖5(a)所示，而如圖 5(b)所示，PMOS 9包括一耦合到電源端7的源極S、 一耦合到輸出端61的漏 極D、 一柵極G及一基極B( bulk/body,于圖中的PMOS的情形下即N型井)。 于一般正常操作時，會希望使PMOS9的基極B與源極S等電位(圖中以耦 合在一起來表示)，以消除PMOS 9的基體效應(body effect )。然而，當電源 端7沒有被供應電力時(此時電源端7的電壓VDD等于0 ),即便PMOS 9 不導通，電流仍可能從輸出端61經由PMOS 9的漏極D與基極B之間的寄 生結型二極管91 (此時為順向偏壓)泄漏到電源端7。如圖5(c)所示，在這 種情況下，如果使PMOS 9的基極B與漏極D等電位(圖中以耦合在一起來 表示)，則電流將無法從輸出端61經由PMOS 9的基極B與源極S之間的寄
10生結型二極管92 (此時為逆向偏壓)泄漏到電源端7。因此，若將圖3中的 二極管22替換成PMOS 9，并于電源端4被供應電力時，使PMOS 9操作于 基極B與電源端4等電位，將可以消除PMOS 9的基體效應；而于電源端4 沒有被供應電力時，使PMOS 9不導通，并使PMOS 9操作于基極B與輸出 端31等電位，則可以防止漏電流。此外，又由于PMOS9在導通時所產生的 電壓降非常接近0 (遠小于二極管22在順向偏壓時所產生的電壓降)，則將 二極管22替換成PMOS 9亦可以消除二極管22在順向偏壓時所產生的電壓 降對提升電阻21的等效電阻值的影響。
在了解如圖5中針對本實施例的工作原理的說明之后，接下來詳細說明 偏壓產生單元51、開關單元53及可變電阻單元55是如何實現的。由于MOS 原本作為源極S的端點及原本作為漏極D的端點可能隨著電壓變化而分另'J轉 換作為漏極D與源極S,為了避免混淆，在以下描述電路耦合關系時，分別 改用第一端Tl及第二端T2來表示，當第一端Tl作為源極S時，第二端T2 則作為漏極D,而當第一端Tl作為漏極D時，第二端T2則作為源極S。
參閱圖6，其顯示圖4中所示的偏壓產生單元51的電路示意圖。偏壓產 生單元51輸出一偏置電壓VBIAS,并在電源端7被供應電力時，使偏置電 壓VBIAS實質上等于電源端7的電壓VDD,而在電源端7沒有被供應電力 時，使偏置電壓VBIAS實質上等于輸出端6]的電壓。偏壓產生單元5包括 一第一PMOS511、 一第二PMOS512、 一第三PMOS513、 一第一N型金屬 氧化物半導體(NMOS ) 514、 一第二NMOS 515、 一第一電阻5]6、 一第二 電阻517及一第三電阻518。
第一PMOS 511包括一耦合到輸出端6]的第一端T1、 一耦合到輸出偏 置電壓VBIAS的節點的第二端T2、 一經由第一電阻516耦合到電源端7的 柵極G、及一耦合到偏置電壓VBIAS的基極B。第二 PMOS 512包括一耦合 到電源端7的第一端Tl、一耦合到輸出偏置電壓VBIAS的節點的第二端T2、 一柵極G、及一耦合到偏置電壓VB1AS的基極B。第三PMOS 513包括一耦 合到輸出端61的第一端Tl、一耦合到第二PMOS 512的柵極G的第二端T2、 一經由第二電阻517耦合到電源端7的柵極G，及一耦合到偏置電壓VBIAS 的基極B。第一NMOS 514包括一第一端Tl、 一耦合到第二 PMOS 512的柵 極G的第二端T2、 一經由第三電阻518耦合到電源端7的柵極G,及一耦合 到接地端8的基極B。第二 NMOS 515包括一耦合到接地端8的第一端丁l 、一耦合到第一NMOS 514的第一端Tl的第二端T2、 一接收一偏置電壓控制 信號(來自核心電路62 )的柵極G，及一耦合到接地端8的基極B。
當電源端7被供應電力(此時電源端7的電壓VDD大于0 )且輸出端 61的電壓不大于電源端7的電壓VDD時，第三PMOS 513不導通，而第一 NOMS514導通，如果偏置電壓控制信號使第二NMOS 515導通，則接地端 8的電壓會被傳遞到第二PMOS 512的柵極G，以使第二 PMOS 512導通，而 由于此時第一PMOS 511不導通，最后將導致偏置電壓VBIAS等于電源端7 的電壓VDD。當電源端7沒有被供應電力(此時電源端7的電壓VDD等于 0)且輸出端61的電壓大于電源端7的電壓VDD時，第三PMOS 513導通， 而第一NOMS 514不導通，輸出端61的電壓會被傳遞到第二 PMOS 512的柵 極G，以使第二PMOS 512不導通，而由于此時第一PMOS 5]1導通，最后 將導致偏置電壓VBIAS等于輸出端61的電壓，此時，由于沒有從輸出端61 到電源端7及接地端8的電流路徑，可以防止漏電流的發生。
值得注意的是，第一至第三電阻516 518是選擇性的(optional),是為 了防止MOS5U、 5〗3、 514在靜電放電(Electrical Static Discharge' ESD ) 期間受損而加上的，在不需要考慮ESD的情況下，可以移除這些電阻 516~518,此時，MOS511、 513、 514的柵極G都耦合到電源端7。第二畫OS 515及偏置電壓控制信號也是選擇性的，是為了共用輸出端61而加上的，或 者為了在電源端7被供應電力且輸出端61電壓大于電源端7的電壓時防止電 流從輸出端61逆流到電源端7而加上的，在其它情況下，可以移除第二 NMOS 515及偏置電壓控制信號，此時，該第一 NMOS 514的第一端Tl耦合到接地 端8。
參閱圖7，開關單元53包括一第四PMOS 531、 一第五PMOS 532、 一 第六PMOS 533、 一第七PMOS 534、 一第三NMOS 535、 一第四NMOS 536、 一第五NMOS 537、 一第四電阻538、 一第五電阻539、 一第六電阻540及一 第七電阻541。其中特別需要注意的是，第四PMOS 531取代了圖3中二極 管22的位置而發揮了同樣的功能，亦即于電源端7未被供應電力時不會產生 自輸出端61至電源端7的漏電流現象。
第四PMOS 531包括一耦合到電源端7的第 一端Tl 、一耦合到可變電阻 單元55的第二端T2、 一柵極G、及一接收偏置電壓VBIAS的基極B。第五 PMOS 532包括一接收一切換控制信號(來自核心電路62 )的第一端Tl 、 一耦合到第四PMOS 531的柵極G的第二端T2、 一柵極G、及一接收偏置電壓 VBIAS的基極B。第六PMOS 533包括一耦合到輸出端61的第一端Tl 、 一 耦合到第四PMOS 531的柵極G的第二端T2、 一經由第四電阻538耦合到電 源端7的柵極G、及一接收偏置電壓VBIAS的基極B。第七PMOS 534包括 一耦合到輸出端61的第一端Tl 、 一耦合到第五PMOS 532的柵極G的第二 端T2、 一經由第五電阻539耦合到電源端7的柵極G、及一接收偏置電壓 VBIAS的基極B。第三NMOS 535包括一接收切換控制信號的第一端Tl 、 一 耦合到第四PMOS 531的柵極G的第二端T2、 一經由第六電阻540耦合到電 源端7的柵極G、及一耦合到接地端8的基極B。第四NMOS 536包括一第 一端Tl 、 一耦合到第五PMOS 532的^t極G的第二端T2、 一經由第七電阻 541耦合到電源端7的柵極G、及一耦合到接地端8的基極B。第五NMOS 537 包括一耦合到接地端8的第一端Tl、 一耦合到第四NMOS 536的第一端T1 的第二端T2、 一接收一輸出致能信號(來自核心電路62)的柵極G、及一耦 合到接地端8的基極B。
當電源端7被供應電力(此時電源端7的電壓VDD大于0)且輸出端 61的電壓不大于電源端7的電壓VDD時，第七PMOS 534不導通，而第四 NOMS 536導通，如果輸出致能信號使第五NMOS 537導通，則接地端8的 電壓會被傳遞到第五PMOS 532的柵極G,以使第五PMOS 532導通，此時 同時第三NMOS 535導通，而第六PMOS 533不導通，則切換控制信號會被 傳遞到第四PMOS 531的柵極G,以控制第四PMOS 531是否導通。當電源 端7沒有被供應電力(此時電源端7的電壓VDD等于0)且輸出端61的電 壓大于電源端7的電壓VDD時，第七PMOS 534導通，而第四NMOS 536 不導通，輸出端61的電壓會被傳遞到第五PMOS 532的柵極G,以使第五 PMOS 532不導通，且此時第三NMOS 535亦不導通，而第六PMOS 533導 通，輸出端61的電壓會被傳遞到第四PMOS 531的柵極G，以使第四PMOS 531不導通，此時，由于沒有從輸出端61到電源端7、接地端8及切換控制 信號的電流路徑，可以防止漏電流。
值得注意的是，第四至第七電阻538 541是選擇性的，是為了防止MOS 533 536在ESD期間受損而加上的，在不需要考慮ESD的情況下，可以移除 這些電阻538 541,此時，MOS 533 536的柵極G都耦合到電源端7。第五 NMOS 537及輸出致能信號也是選擇性的，是為了共用輸出端61而加上的，
13或者為了在電源端7被供應電力且輸出端61電壓大于電源端7的電壓時防止 電流從輸出端61逆流到電源端7而加上的，在其它情況下，可以移除第五 NMOS 537及輸出致能信號，此時，第四NMOS 536的第一端Tl耦合到接地 端8。切換控制信號用于控制可變電阻單元55是否作為一提升電阻，在切換 控制信號使第四PMOS 531導通時，可變電阻單元55可以給定輸出端61的 高電壓位準，而在切換控制信號使第四PMOS 531不導通時，可變電阻單元 55沒有作用。
參閱圖8及圖9，可變電阻單元55、 55，包括復數開關551 、 553及復數 電阻552、 554。在本實施例中，每一開關551、 553是以一 PMOS來實現， 且每一PMOS包括一接收偏置電壓VBIAS的基極。開關55、553可被控制， 以改變電阻552、 554的耦合狀態，進而改變可變電阻單元55的電阻值。因 此，即便電阻552、 554的電阻值隨著半導體制程偏移而改變，仍可以通過控 制開關551、 553，使可變電阻單元55的電阻值達到預設的電阻值。
值得注意的是，在圖8中，可變電阻單元55是以串聯的方式來實現，而 在圖9中，可變電阻單元55是以并聯的方式來實現，但在其它實施例中，可 變電阻單元55也能以串并聯組合的方式來實現，且這些實現方式是本領域普 通技術人員公知的，此處將不多加說明。
綜上所述，本實施例是內建在芯片60中，可以降低生產成本；并利用開 關單元53的第四PMOS 531來取代圖1中的二極管]25、 135,可以消除電 壓降；且在電源端7沒有被供應電力時，使偏壓產生單元51、開關單元53 及可變電阻單元55中每一 PMOS的基極與輸出端61等電位，再配合適當地 設定這些單元51、 53、 55中每一MOS的導通/不導通狀態，可以防止漏電流； 再者，圖8及圖9中的可變電阻單元55、 55，亦提供內建于芯片的電阻單元能 夠精準校正(calibration)的能力。因此，確實可以達到本發明的目的。
本發明也提供一種半導體芯片(例如圖3中的芯片30,或圖4中的芯 片60)，包含一核心電路(例如圖3中的核心電路32,或圖4中的核心電 路62)、 一電阻單元(例如圖3中的提升電阻21,或圖4中的可變電阻單 元55)及一單向電流單元(例如圖3中的二極管22,或圖4中的偏壓產生 單元51及開關單元53 )。核心電路、電阻單元及單向電流單元是設置在同一 半導體基底中。
以上所述的僅是本發明的實施例而已，應當不能以此限定本發明實施的
14范圍，即只要依權利要求及發明說明內容所作的簡單的等效變化與修飾，都 仍屬本發明專利涵蓋的范圍內。
權利要求
1.一種漏電流防止電路，適用于耦合到一電源端及一輸出端，且包含一開關單元，包括一P型晶體管，包括一耦合到該電源端的第一端、一耦合到該輸出端的第二端、一柵極、及一基極；及一偏壓產生單元，輸出一偏置電壓到該P型晶體管的基極，并在該電源端被供應電力時，使該偏置電壓實質上等于該電源端的電壓，而在該電源端沒有被供應電力時，使該偏置電壓實質上等于該輸出端的電壓。
2. 如權利要求1所述的漏電流防止電路，適用于更耦合到一接地端，其 中，該偏壓產生單元包括一第一P型晶體管，包括一耦合到該輸出端的第一端、 一耦合到輸出該 偏置電壓的節點的第二端、 一耦合到該電源端的柵極，及一接收該偏置電壓 的基極；一第二P型晶體管，包括一耦合到該電源端的第一端、 一耦合到輸出該 偏置電壓的節點的第二端、 一柵極，及一接收該偏置電壓的基極；一第三P型晶體管，包括一耦合到該輸出端的第一端、 一耦合到該第二 P型晶體管的柵極的第二端、 一耦合到該電源端的柵極，及一接收該偏置電 壓的基極；及一第一N型晶體管，包括一耦合到該接地端的第一端、 一耦合到該第二 P型晶體管的柵極的第二端、 一耦合到該電源端的柵極，及一耦合到該接地 端的基才及。
3. 如權利要求1所述的漏電流防止電路，其中，該開關單元在該電源端 被供應電力時，傳遞一切換控制信號到該P型晶體管的柵極，而在該電源端 沒有被供應電力時，傳遞該輸出端的電壓到該P型晶體管的柵極。
4. 如權利要求3所述的漏電流防止電路，適用于更耦合到一接地端，其 中，該開關單元更包括一第五P型晶體管，包括一接收該切換控制信號的第一端、 一耦合到該 P型晶體管的柵極的第二端、 一柵極，及一接收該偏置電壓的基極；一第六P型晶體管，包括一耦合到該輸出端的第一端、 一耦合到該P型 晶體管的柵極的第二端、 一耦合到該電源端的柵極，及一接收該偏置電壓的基極；一第七p型晶體管，包括一耦合到該輸出端的第一端、 一耦合到該第五 p型晶體管的柵極的第二端、 一耦合到該電源端的柵極，及一接收該偏置電壓的基極；一第三N型晶體管，包括一接收該切換控制信號的第一端、 一耦合到該 P型晶體管的柵極的第二端、 一耦合到該電源端的柵極，及一耦合到該接地 端的基極；及一第四N型晶體管，包括一耦合到該接地端的第一端、 一耦合到該第五 P型晶體管的柵極的第二端、 一耦合到該電源端的柵極，及一耦合到該接地 端的基極。
5. 如權利要求1所述的漏電流防止電路，更包含一耦合在該P型晶體管 的第二端及該輸出端之間的電阻單元。
6. 如權利要求1所述的漏電流防止電路，更包含一耦合在該P型晶體管 的第二端及該輸出端之間的可變電阻單元。
7. —種半導體芯片，適用于耦合到一電源端及一輸出端，且包含 一核心電路，耦合于該輸出端；一電阻單元，耦合于該輸出端；以及一單向電流單元，耦合于該電阻單元及該電源端之間，用來在該電源端 被供應電力時，允許電流自該電源端導通至該輸出端，而在該電源端沒有被 供應電力時，實質上防止電流自該輸出端導通至該電源端；其中，該核心電路、該電阻單元、及該單向電流單元設置于同一半導體 基底當中。
8. 如權利要求7所述的半導體芯片，其中，該單向電流單元包括一個二 極管，該二極管具有一耦合到該電源端的陽極，及一耦合到該電阻單元的陰極。
9. 如權利要求7所述的半導體芯片，其中，該單向電流單元包括 一開關單元，包括一P型晶體管，包括一耦合到該電源端的第一端、 一耦合到該電阻單元 的第二端、 一柵極、及一基極；及一偏壓產生單元，輸出一偏置電壓到該P型晶體管的基極，并在該電源 端被供應電力時，使該偏置電壓實質上等于該電源端的電壓，而在該電源端沒有被供應電力時，使該偏置電壓實質上等于該輸出端的電壓。
10. 如權利要求9所述的半導體芯片，適用于更耦合到一接地端，其中，該偏壓產生單元包括一第一P型晶體管，包括一耦合到該輸出端的第一端、 一耦合到輸出該 偏置電壓的節點的第二端、 一耦合到該電源端的柵極，及一接收該偏置電壓 的基極；一第二P型晶體管，包括一耦合到該電源端的第一端、 一耦合到輸出該 偏置電壓的節點的第二端、 一柵極，及一接收該偏置電壓的基極；一第三P型晶體管，包括一耦合到該輸出端的第一端、 一耦合到該第二 P型晶體管的柵極的第二端、 一耦合到該電源端的柵極，及一接收該偏置電 壓的基極；及一第一N型晶體管，包括一耦合到該接地端的第一端、 一耦合到該第二 P型晶體管的柵極的第二端、 一耦合到該電源端的柵極，及一耦合到該接地 端的基極。
11. 如權利要求9所述的半導體芯片，其中，該核心電路更輸出一切換控 制信號，該開關單元在該電源端被供應電力時，傳遞該切換控制信號到該P 型晶體管的柵極，而在該電源端沒有被供應電力時，傳遞該輸出端的電壓到該P型晶體管的柵極。
12. 如權利要求11所述的半導體芯片，適用于更耦合到一接地端，其中， 該開關單元更包括一第五P型晶體管，包括一接收該切換控制信號的第一端、 一耦合到該 P型晶體管的柵極的第二端、 一柵極，及一接收該偏置電壓的基極；一第六P型晶體管，包括一耦合到該輸出端的第一端、 一耦合到該P型 晶體管的柵極的第二端、 一耦合到該電源端的柵極，及一接收該偏置電壓的 基極；一第七P型晶體管，包括一耦合到該輸出端的第一端、 一耦合到該第五 P型晶體管的柵極的第二端、 一耦合到該電源端的柵極，及一接收該偏置電 壓的基極；一第三N型晶體管，包括一接收該切換控制信號的第一端、 一耦合到該 P型晶體管的柵極的第二端、 一耦合到該電源端的柵極，及一耦合到該接地 端的基極；及一第四N型晶體管，包括一耦合到該接地端的第一端、 一耦合到該第五 P型晶體管的柵極的第二端、 一耦合到該電源端的柵極，及一耦合到該接地 端的基極。
全文摘要
本發明提供一種漏電流防止電路及一種半導體芯片。該半導體芯片適用于耦合到一電源端及一輸出端，且包含一核心電路、一電阻單元及一單向電流單元。該核心電路耦合于該輸出端。該電阻單元耦合于該輸出端。該單向電流單元耦合于該電阻單元及該電源端之間，用來在該電源端被供應電力時，允許電流自該電源端導通至該輸出端，而在該電源端沒有被供應電力時，實質上防止電流自該輸出端導通至該電源端。其中，該核心電路、該電阻單元、及該單向電流單元設置于同一半導體基底當中。
文檔編號H03K19/0175GK101562447SQ20081009222
公開日2009年10月21日 申請日期2008年4月17日 優先權日2008年4月17日
發明者劍 劉, 曹太和, 曾子建 申請人:瑞昱半導體股份有限公司