專利名稱：交錯邏輯陣列塊結構的制作方法
技術領域：
本發明涉及集成電路(IC)器件。更具體地，本發明可以涉 及在IC器件上的交錯邏輯陣列塊(LAB)。
背景技術：
IC器件在現有技術中為大家所熟知，并且可以包括多個可以 被編程來執行各式各樣任務的通用可編程邏輯元件。使用這些可編程 邏輯元件允許電子電路的制造者避免在每個集成電路器件中分別設計 和構造單獨的邏輯電路。使用可編程邏輯元件的IC器件可以包括，例 如，可編程邏輯器件(PLD)和結構化專用集成電路(ASIC)。為了簡 單起見，本文的討論主要集中于可編程邏輯器件，但是應該被理解的 是本發明的原則也可以被應用于其他類型的IC器件。
可編程邏輯器件的基本構造塊是一種能夠通過許多輸入變 量執行有限的邏輯功能的邏輯元件(LE)。在一個PLD中的每一個LE 一般提供一種組合邏輯功能，例如查詢表(LUT)和一個或多個觸發 器。為了促進復雜邏輯功能的實現，在一個可編程邏輯器件中的邏輯 元件經常被安排成組，以構成一個或多個邏輯陣列塊。例如，在一個 可編程邏輯器件中的每一個邏輯陣列塊可以包括8個邏輯元件，并且 所述邏輯陣列塊通過使用控制位可以被編程來提供多種邏輯功能中的 任何一種功能。同時，在一個可編程邏輯器件中的邏輯陣列塊經常被 安排為一維或者兩維的陣列，并且使用一種PLD布線結構被可編程地彼此連接。
PLD布線結構一般包括一個具有用來布線數據和輸出使能 信號的可編程互連的信號導線陣列。例如，布線結構可以包括多個水 平的和垂直的導線通道，其中每一個通道可以各自包括一個或者多于 一個水平的或者垂直的信號導線。另外，在一個給定通道中的導線可 以跨越在一個給定行或者列中的全部LAB，或者可替代地僅僅跨越在所述行或者列中的LAB的子集(例如，4個LAB)。這些類型的導線 在本文一般被稱為"分段導線"，并且包括分節導線的通道在本文被稱 為"分段通道"。
—個PLD的水平的和垂直的通道可以允許該PLD的LAB 彼此通信。 一個給定的LAB對之間的通信可以只需要使用單個導線通 道(例如，在相同行或者列中的LAB可以各自使用一個單獨的水平的 或者垂直的通道進行通信)或者可能需要使用多個導線通道(例如， 沿對角線相對布置的LAB可能通過一個水平通道和一個垂直通道的共 同使用來通信)。另外，某些布線結構可以允許相鄰的LAB不使用任 何導線通道來相互通信(例如，因為一個LAB的一個輸出可以有選擇 地被耦接到一個相鄰的LAB的一個輸入)。通常，使用一個單獨的導 線通道(或者不使用任何布線通道)與另一個LAB通信的延遲比使用 多個布線通道與另一個LAB通信的延遲趨向于更低。
根據上面所述，需要提供一種允許每一個LAB與更多數量 的其他LAB僅使用一個單獨的導線通道進行通信的結構。另外，需要 提供一種允許每一個LAB與更多數量的其他LAB不使用任何導線通 道進行通信的結構。發明內容
按照本發明， 一種交錯邏輯陣列塊結構可以被提供。在本發 明的一個實施例中，IC器件可以包括相互充分對齊的第一組LAB，以 及相互充分對齊并且通過多個水平的和垂直的導線耦接到第一組LAB 的第二組LAB。在第一和第二組中的每一個LAB可以包括相同數目的 LE(例如，8個)。第一組LAB可以與第二組LAB充分地偏移每個LAB 中的LE數目的一半(例如，4個)。偏移可以是垂直的或者是水平的， 這取決于IC及其LAB的設計。
在本發明的另一個實施例中，IC器件可以包括第一列LAB、 第二列LAB、在第一和第二列LAB之間耦接和布置的垂直導線以及耦 接到第一和第二列LAB的水平導線。第一列LAB中的第一至少一個 LAB可以相對于第二列LAB中的第二至少一個LAB充分地垂直偏移。 有益地，與如果第一至少一個LAB和第二至少一個LAB沒有垂直地偏移相比，第一至少一個LAB中的LAB可以被耦接用以與第二至少 一個LAB中的更多數量的LAB進行通信，而不需使用所述多個垂直 導線中的任何一個。例如，與如果LAB沒有垂直偏移相比，垂直偏移 可以允許所述LAB僅使用一個單獨的水平導線或者根本不使用布線導 線來與更多塊通信。
在本發明的又一個實施例中，IC器件可以包括第一列 LAB,以及用多個水平的和垂直的導線耦接到第一列LAB的第二列 LAB。第二列LAB可以相對于第一列LAB充分垂直地偏移。另夕卜，IC 器件可以包括耦接到第一和第二列LAB的L形輸入/輸出(I/O)接口。 L形輸入/輸出接口可以充分鄰近第一列LAB的至少一個邊緣、第二列 LAB的至少一個邊緣以及IC器件的至少一個邊緣。
本發明有益地提供了一種結構，其允許每個LAB僅使用一 個單獨的導線通道來與更多數目的其它LAB通信。另外，本發明提供 了一種結構，允許每個LAB不使用任何導線通道來與更多數目的其它 LAB通信。
[Oll]通過考慮接下來的詳細描述并結合附圖，本發明的前述和其 它目標和優勢會變得明白，其中同樣的附圖標記始終對應同樣的部分，并且其中
圖1是表示一個已知LAB結構的結構圖2是表示幾個LAB彼此相互鄰近布置的結構圖3是表示根據本發明一個實施例的示例性交錯邏輯陣列塊結構的結構圖4是表示根據本發明一個實施例的交錯邏輯陣列塊結構中的彼此相互鄰近布置的幾個LAB的結構圖5是表示根據本發明一個實施例的帶有L形I/O接口的示例性交錯邏輯陣列塊結構的結構圖；禾n
圖6是合并了本發明的數據處理系統的結構圖。
具體實施方式
圖1是表示一個己知LAB結構100的結構圖。LAB結構 100可以包括任何合適數目的LAB，用垂直的和水平的布線通道相互 耦接。(當在這里使用時，術語"耦接"應該被理解為一般包括在兩種 結構中的直接和間接兩種連接，包括通過中間機械模塊、電模塊或者 任何其它合適的組件或者其組合的物理連接，以及在通過電模塊、線 路、空氣或者任何其它合適的介質或其組合的通信中發生的連接。)在 附圖1圖示的例子中，LAB結構100可以包括至少12個LAB，布置 為4歹Ul10、 120、 130和140以及3行102、 104和106。
在圖1中描繪的LAB可以使用垂直通道170、 172和174 以及水平半通道152、 154、 156、 158、 160和162相互通信。每個通 道可以包括任何合適數目的信號導線，并且所述通道可以被相互耦接 和通過可編程或者其它可選連接(例如，使用多路復用器、開關或者 任何其它合適的電路)耦接到合適的LAB。應該注意的是，為了方便 與圖3進行比較，每個水平的通道被描繪成兩個半通道，稍后在本文 會作討論。每個水平的和垂直的通道可以是一個分段的水平或者垂直 的通道，包含分段導線。例如，在圖1中描繪的每個水平的通道可以 允許一個給定的LAB與在該LAB的左邊或者右邊的四個LAB通信， 并且這樣一個分段水平通道可被稱為一個"H4"通道。相似地，在圖 1中描繪的每個垂直的通道可以允許一個給定的LAB與在該LAB的上 邊或者下邊的四個LAB通信，并且這樣一個分段垂直通道可以被稱為 一個"V4"通道。
為了示例性的目的，假設LAB結構100的水平和垂直通道 分別為H4和V4通道，并且該LAB結構100包含比圖1中描繪的12 個更多的LAB，則可以分析用來從一個LAB到另一個LAB傳輸一個 信號所需的通道數目或者"躍距(h叩)"。例如， 一個給定的LAB可 以使用一個單獨的H4通道與在其左邊的四個LAB或者在其右邊的四 個LAB，或者全部8個LAB通信。另一方面， 一個給定的LAB可以 使用一個單獨的V4通道與在同一列中的8個LAB通信，并且也可以 使用一個單獨的V4通道與在每個相鄰列中的8個LAB通信，在一個 單獨的垂直躍距內覆蓋全部可達的24個LAB。這種使用單獨的H4通 道和單獨的V4通道可達到的LAB的數目的差異是由于在圖1的LAB結構100中垂直通道被充分地布置在LAB的列之間，而水平通道被布 置在LAB的行之上造成的。關于這種LAB結構的進一步細節可以在 申請號為10/140,287、現在美國專利號為6,630,842、在2002年5月6 日申請的名稱為 "ROUTING ARCHITECTURE FOR A PROGRAMMABLE LOGIC DEVICE (可編程邏輯器件的布線結構)" 的美國專利中找到，其全部內容因此被作為參考合并在此。另外，LAB 結構100可以被如此設計以致每個LAB可以不使用任何H4或V4通 道與直接在其左邊的LAB和直接在其右邊的LAB通信，因為在每個 LAB中的LE的輸出可以被耦接以驅動水平鄰接的LAB的輸入多路復 用器。這樣的耦接在下面將結合圖2來更詳細地討論。
圖2是表示幾個LAB212、 214、 222和224在同一個IC器 件上相互鄰接布置的結構圖。如圖所示，每個LAB可以包括多個LE 和一個次級信號區域，都使用LAB的內部布線導線或者線路(例如， 內部布線導線或者線路231、 241、 251或者261)彼此耦接。例如，LAB 212可以包括4個LE 232和次級信號區域234。每個LE 232可以提供 組合邏輯功能，例如LUT，以及一個或者多個觸發器。次級信號區域 234可以通過內部信號導線或者線路233提供任何合適的信號給LE 232，包括時鐘信號和控制信號(例如，使能信號、復位信號和清零信 號)。LAB 214、 222和224可以包括類似于LAB212中的那些部件并 且以類似方式被布置。應該注意到每個LAB可以包括任何合適數目的 LE和次級信號區域。
如圖2所示，在不同的LAB中的LE可以使用合適的信號 導線彼此通信。例如，通過適當操作多路復用器，例如多路復用器256 和266，垂直通道282可以允許在LAB 212、 214、 222和224的任何 一個中的LE與這些相同LAB的任何一個中的LE以及與相同列中的 其它LAB (對于垂直通道284的長度，其可以是一個分段通道)通信。 (盡管圖2可能表示LAB 212和214可以驅動垂直通道284而LAB 222 和224不能，但應注意到各種連接和電路為了清楚而被從圖2中省略， 以及許多布線結構可能允許LAB 222和224來驅動垂直通道284，其 可能反過來提供輸入給LAB212和214。)相似地，通過適當操作多路 復用器，例如多或222任一個中的LE與另一個LAB以及在相同行中的其它LAB (對 于水平導線272的長度，其可以是一個分段通道)進行通信。(盡管圖 2可能表示LAB 212可以驅動水平導線272而LAB 222不能，但應注 意到各種連接和電路為了清楚而被從圖2中省略，以及許多布線結構 可能允許LAB 222來驅動水平導線272，其可能反過來提供輸入給LAB 212。)
另外，在同一行布置的LAB可能通常不使用任何水平或者 垂直布線通道與和它直接水平鄰接的兩個LAB通信。例如，LAB 212 中的一個LE可以傳輸信號給LAB 222中的一個LE，并且LAB 222中 的一個LE可以傳輸數據給LAB 212中的一個LE，都不使用水平導線 272。這樣的信號傳輸可以被實現是因為一個LAB的LE輸出可能經常 通過合適的多路復用器電路(為了示例的簡單，這樣的連接沒有在圖2 中示出)耦接到另一個LAB的LE輸入。
圖3是表示根據本發明一個實施例的示例性交錯邏輯陣列塊 結構300的結構圖。交錯邏輯陣列塊結構300可以包括任意合適數目 的LAB，用垂直的和水平的布線通道相互耦接。在圖3所圖示的例子 中，LAB結構300可以包括至少IO個LAB，布置為4列310、 320、 330和340。根據本發明的一個實施例，在列320中的LAB 322和324 以及在列340中的LAB 342和344，可能相對于列310和330中的LAB 充分地偏移，結果形成一個充分交錯的邏輯陣列塊結構。在一個實施 例中，在列320和340中的LAB可以與列310和330中的LAB垂直 地偏移大約每個LAB高度的一半。例如，假設在LAB結構300中的 每個LAB包含4個LE，在列320和340中的LAB可以與列310和330 中的LAB垂直地偏移兩個LE的高度。應注意到本發明的概念可以被 用在包括任何合適數目的LE以及任何合適的結構或者布局的LAB中。
與圖1中的LAB結構100的情況一樣，在圖3中所描繪的 LAB可以使用垂直通道370、 372和374以及水平半通道352、 354、 356、 358、 360和362來相互通信。每個通道可以包括任意合適數目的 信號導線，并且所述通道可以被相互耦接和通過可編程或者其它可選 連接(例如，使用多路復用器、開關或者任何其它合適的電路)耦接 到合適的LAB。應注意到為了方便討論每個水平的通道被描繪成兩個半通道。每個水平的和垂直的通道可以是一個分段的水平或者垂直的通道，包含分段導線。例如，在圖3中描繪的每個水平通道可以允許 一個給定的LAB與在該LAB的左邊或者右邊的四個LAB通信，并且 這樣一個分段水平通道可以被稱為一個"H4"通道。相似地，在圖3 中描繪的每個垂直通道可以允許一個給定的LAB與在該LAB的上邊 或者下邊的四個LAB通信，并且這樣一個分段垂直通道可以被稱為一 個"V4"通道。應注意到任何合適長度的分段水平和垂直通道可以在 本發明中使用。
根據本發明的一個實施例，在列320和340中的LAB的所 述垂直偏移可以有利地允許一個給定的LAB僅使用一個或零個布線通 道與更多LAB通信。為了示例性的目的，假設LAB結構300的水平 和垂直通道分別為H4和V4通道，并且該LAB結構300包含比圖3 中描繪的12個更多的LAB，則可以分析用來從一個LAB到另一個LAB 傳輸信號所需的通道數目或者"躍距"。例如， 一個給定的LAB可以 使用一個單獨的H4通道與在其左邊的6個LAB或者在其右邊的6個 LAB，或者全部12個LAB通信。另外， 一個給定的LAB可以使用一 個單獨的V4通道與在同一列中的8個LAB通信，并且也可以使用一 個單獨的V4通道與在每個相鄰列中的8個LAB通信，在一個單獨的 垂直躍距內覆蓋全部可達的24個LAB。這種使用單獨的H4通道和單 獨的V4通道可達到的LAB的數目的差異是由于在圖3的LAB結構 300中垂直通道被充分地布置在LAB的各列之間，而水平通道被布置 在LAB的各行之上所造成的。另外，LAB結構300可以被如此設計以 致每個LAB可以不使用任何H4或V4通道與直接在其左邊的兩個LAB 和直接在其右邊的兩個LAB通信，因為在每個LAB中的LE的輸出可 以被耦接以驅動水平鄰接的LAB的輸入多路復用器。因此，如圖1中 描繪的LAB結構100，當與傳統的柵格型LAB結構相比較時，某些 LAB相對于鄰接的LAB的偏移可以有益地增加在一個或零個躍距內 從任何指定LAB可達的LAB的數量。用這種方式，使用這種LAB結 構的IC器件(例如，PLD)上的LAB之間的通信總延遲可以被減少， 并且作為一個整體來看系統可以在一個更高的頻率上操作。
應注意到本發明的概念可以與交錯或偏移機制一起使用，并且用于除了圖3所示的一組之外的各組LAB。例如，LAB的列不需要 相對于相鄰列偏移接近LAB高度的一半。作為一個例子，可以根據本 發明的一個實施例設計一種LAB結構，其中LAB的每一列相對于在 其左邊的那列偏移大約一個LE，結果造成在一系列LAB列之間偏移 遞增。可選擇地，LAB的行可以相對于彼此水平移位任何合適的量。 相似地，本發明的原則可以適用于這樣的LAB結構其全部水平和垂 直通道在LAB之上布置，其全部水平和垂直通道在LAB的行和列之 間布置，其水平通道在LAB之間布置并且垂直通道在LAB之上布置， 或者用任何其它合適的布置。在另一個例子中，本發明的概念可以用 不包含相同數目LE的LAB來實現。
圖4是表示根據本發明一個實施例的交錯邏輯陣列塊結構 中的相互鄰接布置的幾個LAB412、 414、 422、 424和426的結構圖。 如圖所示，每個LAB可以包括多個LE和一個次級信號區域，都使用 LAB的內部布線導線或者線路(例如，內部布線導線或者線路431、 441、 451、 461或者471)彼此耦接。例如，LAB 412可以包括4個LE 432和次級信號區域434。每個LE 432可以提供組合邏輯功能，例如 查詢表，以及一個或者多個觸發器。次級信號區域434可以使用內部 信號導線或者線路433提供任何合適的信號給LE 432，包括時鐘信號 和控制信號(例如，使能信號、復位信號和清零信號)。LAB 414、 422、 424和426可以包括類似于LAB 412中的那些部件并且以類似方式被 布置。應注意到每個LAB可以包括任何合適數目的LE和次級信號區 域，并且本發明不被限制在這些方面。
如圖4所示，在不同的LAB中的LE可以使用合適的信號 導線彼此通信。例如，通過適當操作多路復用器，例如多路復用器456 和466，垂直通道494可以允許在LAB412、 414、 422、 424和426的 任何一個中的LE與這些相同LAB的任何一個中的LE以及與相同列 中的其它LAB (對于垂直通道494的長度，其可以是一個分段通道) 進行通信。(盡管圖4可能表示LAB 412和414可以驅動垂直通道494 而LAB 422、 424和426不能，但應注意到各種連接和電路為了清楚起 見而被從圖4中省略，以及許多布線結構可以允許LAB 422、 424和 426來驅動垂直通道494，其可能反過來提供輸入給LAB 412和414。)
根據本發明的一個實施例，通過適當操作多路復用器，例如 多路復用器456，水平導線482可能允許在LAB 412中的一個LE與 LAB 422和LAB 424兩者以及與和LAB 412水平排列的其它LAB(對 于水平導線482的長度，其可以是一個分段通道)進行通信。相似地， 通過適當操作多路復用器，水平導線482可以允許在LAB 424中的一 個LE與LAB 412和LAB 414兩者以及與和LAB 424水平排列的其它 LAB (對于水平導線482的長度，其可以是一個分段通道)進行通信。 (盡管圖4可能表示LAB 412可以驅動水平導線482而LAB 424不能， 但應該注意到各種連接和電路為了清楚起見而被從圖4中省略，并且 許多布線結構可能允許LAB 424來驅動水平導線482，其可能反過來 提供輸入給LAB 412和414。)
另外，根據本發明的一個實施例，如圖4所示的那些LAB 可以不使用任何水平或者垂直布線通道與和它直接水平鄰接的LAB通 信。例如，LAB 412中的一個LE可以傳輸信號給LAB 422和LAB 424 中的LE，并且LAB 424中的一個LE可以傳輸數據給LAB 412和414 中的LE，都不使用水平導線482或486。這樣的信號傳輸可以被實現 是因為一個LAB的LE輸出可能通過合適的多路復用器電路(為了示 例的簡單，這樣的連接沒有在圖4中示出)耦接到另一個LAB的LE 輸入。
應注意到不同列的LAB相對于彼此的移位可以用布局上相 對很小的改變來獲得。例如，與LAB內的導線或者線路431和441相 比，LAB內的導線或者線路451、 461和471可以在不同的垂直位置被 截斷。相似地，與LAB內的導線或者線路433和443相比，用來在次 級信號區域(例如，次級信號區域464或者474)和在同一LAB中的 LE之間傳送信號的LAB內的導線或者線路453、 463和473可以在不 同的垂直位置被截斷。在本發明的一個實施例中，這些對LAB內的導 線或者線路的改變是相對于LAB 412和414來垂直移位LAB 422、 424 和426所需的唯一改變。例如，用來促進LAB之間的通信的LAB之 間的導線和多路復用器可以基本上保留不變。另外，LE 452、 462和 472以及第二信號區域464和474的位置可以有利地基本上保留不變。 這樣一種移位LAB的方法可能導致第二信號區域被安置在不同列的各個LAB中的不同點(例如，第二信號區域464和474可以被安置在LAB 424和426各自的頂部附近，同時第二信號區域434和444可以被安置 在LAB412和414各自的中部附近)。無論如何，這個方法可以有益地 避免重新定位第二信號區域所需的潛在高價操作，其可以相對于在同 一列LAB中的LE大小基本不同。
因此，本發明的概念可以用布局的相對最小的改變來在物理 IC器件上實現。相似的原則可以被應用在依據本發明的其它LAB移位 上，例如采用不同于給定LAB的LE的一半數目所作的垂直移位，以 及相對于LAB的其它行的LAB的行的水平移位。還應注意本發明的 概念可以用包含不同數目的LE的LAB來實現。
圖5是表示根據本發明一個實施例的帶有L形I/O接口 524 和544的示例性交錯邏輯陣列塊結構500的結構圖。LAB的列的移位 可能在IC器件(例如，一個PLD)的邊緣留下未占用的空間。例如， 列520和540的移位，假設它們被安置在IC器件的底部，可以在那些 列的底部留下間隙。 一種利用這種剩余空間的方法可能是在LAB 522 和542之下布置更小的LAB。可選擇地，LAB 522和542可以被擴展 以比在IC器件上的其它大多數LE包含更多數目的LE。
根據本發明一個實施例，再一個利用剩余空間的方法可以是 在I/O器件的邊緣設置L形I/O接口 (例如I/O接口 524和544)。這樣 的I/O接口可以與IC器件中的多個LAB以及與IC器件的外部電路通 信，并且可以包括發射器和接收器電路來進行這種通信。這種L形I/0 接口可以包括大量的多路復用器電路，其可以有益地被相對容易地布 置在由LAB列的移位所空余的空間內。應理解這種I/0接口可以被用 于其它LAB結構(例如，其LAB的行被移位而不是列，或者列被移 位一與LAB的一半高度不同的量)。
圖6圖示了一個IC 606，其在數據處理系統640中合并了根 據本發明的交錯邏輯陣列塊結構。IC606可以是一個PLD、 一個ASIC 或者一個擁有PLD和ASIC兩者特性的器件。數據處理系統640可以 包括一個或者多于一個下列部件處理器602、存儲器604、 I/O電路 608和外圍設備610。這些部件用一系統總線612耦接到一起并且在包 含于終端用戶系統630內的電路板620上組裝。
系統640可被用于多種多樣的應用，例如計算機網絡、數據 網絡、測試設備、視頻處理或者數字信號處理。IC 606可以用于執行 各種不同的邏輯功能。例如，IC 606可以被配置作為與處理器602 — 起協同工作的處理器或者控制器。IC 606也可以被用作仲裁器來對訪 問系統640中的共享資源進行仲裁。在另一個例子中，IC 606可以被 配置作為處理器602和系統640的其它部件中的一個之間的接口 。
因而顯然可以在一個IC器件上提供一個交錯邏輯陣列塊結 構。本領域技術人員會明白本發明可以用所描述實施例之外的方式實 施，給出的所描述實施例是為了示例而非限制的目的，并且本發明只 被隨后的權利要求所限制。
權利要求
1、一種集成電路IC器件，包括相互充分對齊的第一組邏輯陣列塊LAB；以及相互充分對齊并且通過多個水平的和垂直的導線耦接到所述第一組LAB的第二組LAB，其中在所述第一和第二組中的每一個LAB包括相同數目的邏輯元件LE；并且所述第一組LAB相對于所述第二組LAB充分地偏移每個LAB中的LE數目的一半。
2、 如權利要求1所述的IC器件，其中-所述第一組LAB包括第一列LAB; 所述第二組LAB包括第二列LAB;并且所述第一組LAB相對于所述第二組LAB垂直地偏移每個LAB中 的LE數目的一半。
3、 如權利要求2所述的IC器件，其中至少一些垂直導線被充分 地布置在所述第一和第二列LAB之間。
4、 如權利要求2所述的IC器件，其中至少一些水平導線被充分 地布置在所述第一和第二列LAB中的LAB之上。
5、 如權利要求4所述的IC器件，其中所述第一組LAB中的一個 LAB使用至少一些所述水平導線而不使用任何所述垂直導線來與所述 第二組LAB中的至少兩個LAB耦接進行通信。
6、 如權利要求1所述的IC器件，其中-所述第一組LAB包括第一行LAB; 所述第二組LAB包括第二行LAB;并且所述第一組LAB相對于所述第二組LAB水平地偏移每個LAB中的LE數目的一半。
7、 如權利要求1所述的IC器件，進一步包括一個L形輸入/輸出 I/O接口 ，其用所述多個水平的和垂直的導線中的至少一些來耦接到所 述第一和第二組LAB，并且充分地鄰接到第一組LAB的至少一個邊 緣、第二組LAB的至少一個邊緣以及所述IC器件的至少一個邊緣。
8、 如權利要求1所述的IC器件，其中所述IC器件是一個可編程 邏輯器件。
9、 一種印刷電路板，在其上安裝了如權利要求1所述的IC器件。
10、 一種數字處理系統，包括 處理電足各；耦接到所述處理電路的存儲器；以及如權利要求1所述的IC器件，其被耦接到所述處理電路和所述存 儲器。
11、 一種集成電路IC器件，包括 第一列邏輯陣列塊LAB;第二列LAB;在所述第一和第二列LAB之間耦接和布置的垂直導線；以及 耦接到所述第一和第二列LAB的水平導線，其中 所述第一列LAB中的第一至少一個LAB相對于所述第二列LAB 中的第二至少一個LAB充分垂直地偏移，以致與如果所述第一至少一 個LAB和所述第二至少一個LAB沒有垂直偏移相比，所述第一至少 一個LAB中的LAB與所述第二至少一個LAB中的更多數量的LAB 耦接進行通信，而不需使用所述多個垂直導線中的任何一個。
12、 如權利要求11所述的IC器件，其中所述第一至少一個LAB 中的所述LAB與所述第二至少一個LAB中的至少兩個LAB耦接進行 通信，而不需使用所述多個垂直線路中的任何一個。
13、 如權利要求11所述的IC器件，其中所述第一和第二列LAB中的每一個LAB包含相同數目的邏輯元 件LE;并且所述第二至少一個LAB中的LAB相對于所述第一至少一個LAB 中的所述LAB偏移每個LAB中的LE數目的一半。
14、 如權利要求13所述的IC器件，其中 所述第一和第二列LAB中的每一個LAB包含多個邏輯元件LE;并且所述第二至少一個LAB中的LAB相對于所述第一至少一個LAB 中的所述LAB偏移一個LE。
15、 如權利要求1所述的IC器件，進一步包括一個L形輸入/輸 出1/0接口，其用所述多個水平的和垂直的導線中的至少一些來耦接到 所述第一和第二列LAB，并且充分地鄰接到第一列LAB的至少一個邊 緣、第二列LAB的至少一個邊緣以及所述IC器件的至少一個邊緣。
16、 如權利要求15所述的IC器件，其中所述L形輸入/輸出接口 充分地鄰接到所述第一列LAB的至少兩個邊緣。
17、 如權利要求11所述的IC器件，其中所述IC器件是一個可編 程邏輯器件。
18、 一種印刷電路板，在其上安裝了如權利要求11所述的IC器件。
19、 一種數字處理系統，包括 處理電路；耦接到所述處理電路的存儲器；以及如權利要求11所述的IC器件，其被耦接到所述處理電路和所述 存儲器。
20、 一種集成電路IC器件，包括 第一列邏輯陣列塊LAB;通過多個水平的和垂直的導線耦接到所述第一列LAB的第二列 LAB;其中所述第二列LAB相對于所述第一列LAB充分垂直地偏移； 以及一個L形輸入/輸出I/O接口 ，其耦接到所述第一和第二列LAB， 并且充分地鄰接到所述第一列LAB的至少一個邊緣、所述第二列LAB 的至少一個邊緣以及所述IC器件的至少一個邊緣。
21、 如權利要求20所述的IC器件，其中所述L形輸入/輸出接口 充分地鄰接到所述第一列LAB的至少兩個邊緣。
22、 如權利要求20所述的IC器件，其中所述L形輸入/輸出接口 包括發送器電路，其可操作用來發送數據到所述IC器件外面的電路；以及接收器電路，其可操作用來接收來自所述IC器件外面的電路的數據。
23、 如權利要求20所述的IC器件，其中至少一些所述垂直導線 被充分地布置在所述第一和第二列LAB之間。
24、 如權利要求20所述的IC器件，其中至少一些所述水平導線 被充分地布置在所述第一和第二列LAB中的LAB之上。
25、 如權利要求24所述的IC器件，其中所述第一列LAB中的至 少一個LAB使用至少一些所述水平導線而不使用任何所述垂直導線來 與第二列LAB中的至少兩個LAB耦接進行通信。
26、 如權利要求20所述的IC器件，其中所述第一和第二列LAB中的每一個LAB包含相同數目的邏輯元件LE;并且所述第二至少一個LAB中的LAB相對于所述第一至少一個LAB 中的LAB偏移每個LAB中的LE數目的一半。
27、 如權利要求20所述的IC器件，其中所述IC器件是一個可編 程邏輯器件。
28、 一種印刷電路板，在其上安裝了如權利要求20所述的IC器件。
29、 一種數字處理系統，包括 處理電路；耦接到所述處理電路的存儲器；以及如權利要求20所述的IC器件，其被耦接到所述處理電路和所述 存儲器。
全文摘要
提供了一種交錯邏輯陣列塊(LAB)結構。一個集成電路(IC)器件可以包括相互充分對齊的第一組LAB，以及相互充分對齊并且通過多個水平的和垂直的導線耦接到第一組LAB的第二組LAB。第一組LAB在IC版圖中可以相對于第二組LAB充分地進行偏移。在本發明的一個實施例中，第一和第二組LAB可以是成列的LAB，并且各列可以相對于彼此(例如，按照在每個LAB中的邏輯元件的數目的一半)垂直地偏移。偏移可以有益地允許使用一個單獨的布線通道或者不使用任何布線通道就可實現更多的LAB，從而減少通信延遲并提高整個IC的性能。
文檔編號H03K19/177GK101272141SQ20081009209
公開日2008年9月24日 申請日期2008年3月20日 優先權日2007年3月21日
發明者D·卡什曼 申請人:阿爾特拉公司