專利名稱：：時鐘信號切換電路的制作方法
技術領域：
：本發明涉及一種時鐘信號切換電路(clocksignalswitchcircuit),特別地，在此時鐘信號切換電路中，依據至少接收的一第一時鐘信號及一第二時鐘信號的正緣或負緣變化來決定該等時鐘信號切換之一的時段點。
背景技術：
：為人所熟知的，在現今的計算機系統中包含許多復雜的數字電路(digitalcircuit),而這些數字電路運作通常由某一固定的頻率時鐘信號(clocksignal)所控制。需了解的，由一石英振蕩器(crystaloscillator)所產生的時鐘信號是在一高位準(high)及一低位準(low)狀態之間進行振蕩，且該時鐘信號通常具有50c/。的工作周期(dutycycle)并以方波(squarewave)形式顯示。該些數字電路，如微處理器(microprocessor)亦由外部而來的時鐘信號所驅動，以利內部運作的定時(time)及同步(synchronization)的目的，其中同步是依照該時鐘信號的正緣(positiveedge)、負緣(negativeedge)甚或兩者而被觸發(trigger)的。以目前較復雜的計算機系統而論，皆提供多種不同的時鐘信號，以個人計算機而言，時鐘信號的頻率有8MHz、12MHz、16MHz、20MHz、25MHz、30MHz、33MHz等等。再者，在計算機系統中，通常需要將系統運作時所需的時鐘信號從目前的頻率切換至另一頻率。一示例中，使用者正執行某繪圖程序，卻發現以目前的時鐘信號運作，程序執行太慢，使用者欲提高執行速度須將時鐘信號由低頻率(如8MHz)轉換至高頻率(如30MHz)。或另一示例中，當某一游戲程序在高頻率的運作下，使用者無法跟上游戲速度時，也必需將時鐘信號轉換成低頻率者，以便使用者可以在較慢的反應時段來進行游戲。而在該計算機系統中進行多個時鐘信號切換時，已知的方法，如圖1A所示，該圖為一種現有的切換時鐘信號的電路，此電路是以一個2對1多任務器(multiplexer，mux)10依據一控制信號16(以二進制表示)所輸入的狀態來完成由石英振蕩器此類型的時鐘產生器產生的一第一時鐘信號12與一第二時鐘信號14的相互切換，其中在軟件程序或硬件產生的控制信號16控制之下，將欲得的一時鐘信號(CLOCKOUT)輸出至一信號線18上，需提及的，該2對1多任務器依據該控制信號16為二進制"0"時，選擇輸出該第二時鐘信號14;該控制信號16為二進制"1"時，選擇輸出該第一時鐘信號12。承上，請一并參考圖1A及圖1B所示，其中，顯示了二個時鐘信號12及14分別輸入至2對1多任務器10的兩輸入端PO及Pl與在該信號線18上所輸出的輸出時鐘信號CLOCKOUT的時鐘信號的切換波形圖。在圖IB中，在時段T1期間，首先，一控制信號16(處于高位準狀態，二進制表示為"1")輸入至該2對1多任務器的選擇輸入端PS，使得該第一時鐘信號12輸出，隨后，在時段T2期間，該控制信號16切換為二進制表示"0"(處于低位準狀態)，使得該第二時鐘信號14輸出在該信號線18上。雖然利用此2對1多任務器IO能達到兩時鐘信號切換的目的，但可惜的是，該2對1多任務器IO為一種數字電路，其包含的電子組件如多個正反器(flip對flop)，是由一脈波(pulse)所觸發。假如該脈波短于一特定的最小的時段時，則該脈波稱之為閃動(glitch)噪聲。一般而言，閃動噪聲通常造成微處理器或其它電子組件發生誤動作的情況，因而影想到計算機系統正常的運作狀態。因此，如能提出一種時鐘信號切換電路系在切換該時鐘信號的同時能解決閃動噪聲的問題應是重要的。
發明內容本發明的目的在于提供一種時鐘信號切換電路，主要由一取樣頻率選擇器、一同步切換控制器及一可控制頻率輸出選擇器所組成，在設計此些數字電路時，只需較少的數字電路組件，大幅地減少制造成本，進而減低時鐘信號切換電路上的功率消耗。本發明的另一目在于提供一種時鐘信號切換電路，針對現有技術中切換電路所產生的閃動噪聲的問題而提出一種時鐘信號切換電路。為了達到上述目的，本發明提供一種時鐘信號切換電路，其包含一取樣頻率選擇器、一同步切換控制器及一可控制頻率輸出選擇器。該取樣頻率選擇器接收至少一第一時鐘信號及一第二時鐘信號，且根據一頻率選擇信號的狀態決定輸出該第一時鐘信號及該第二時鐘信號的其中之一。該同步切換控制器，接收來自該取樣頻率選擇器的該第一時鐘信號及該第二時鐘信號的其中之一，且根據該頻率選擇信號的狀態及來自該取樣頻率選擇器的第一時鐘信號及第二時鐘信號之一的有效緣的同步信號，分別輸出一頻率選擇控制信號及一頻率輸出控制信號。該可控制頻率輸出選擇器，接收該第一時鐘信號及該第二時鐘信號及來自該同步切換控制器的頻率選擇控制信號，且根據來自該同步切換控制器的頻率輸出控制信號的狀態決定是否輸出該第一時鐘信號及該第二時鐘信號的其中之一。圖1A為
背景技術：
中的時鐘信號切換電路的示意圖；圖1B為根據
背景技術：
的時鐘信號切換電路繪出的各信號波形圖；圖2A為本發明的時鐘信號切換電路的電路圖；圖2B為根據圖2A所繪出的本發明時鐘信號切換電路的第一時鐘信號CLK1、第二時鐘信號CLK2、頻率選擇信號So、頻率選擇控制信號CLKSEL及頻率輸出控制信號CONTROL的波形圖；圖2C為根據圖2B的時鐘信號切換電路所繪出的該時鐘切換的一種實現電路；圖3是本發明的另一時鐘信號切換電路的電路圖，其顯示出當輸入n個不同頻率的時鐘信號至第一多任務器及第二多任務器時的情況。標號說明10:2對1多任務器；12:第一時鐘信號；14:第二時鐘信號；16:控制信號；18:信號線；2:時鐘信號切換電路；20:取樣頻率選擇器(第一2對1多任務器)；21:同步切換控制器；21h脈沖緣偵測器；212:第一運算邏輯單元；22:可控制頻率輸出選擇器；221:第二2對1多任務器；以及222:第二運算邏輯單元。具體實施方式為了更進一步說明本發明為達成預定目的所采取的技術、手段及功效，請參閱以下有關本發明的詳細說明與附圖，相信對本發明的目的、特征與特點，當可由此得到深入且具體的了解，然而所附的附圖僅提供參考與說明作用，并非用來對本發明加以限制。在許多復雜的集成電路中，使用一時鐘信號是為了同步化此集成電路的不同部分。特別地，在同步數字電路中，一時鐘信號通常作為一種用于協調(coordinate)兩個或兩個以上的電路的運作信號。再者，隨著科技的進步，對于計算機系統上的芯片功能的需求日益增加，使得這些集成電路在硬件的線路上變得更復雜，而施加在這些電路內的邏輯運算單元的時鐘信號由于閃動噪聲的經常發生，其信號的正確性也隨之不準確。有鑒于此，本發明提出一種時鐘信號切換電路，可解決先前
背景技術：
中的缺陷和不足。首先，先需了解的，以一個人計算機操作系統為例，在主機板上的微處理器用以提供整個計算機系統運作的多個時鐘信號，是由如石英振蕩器此類型的時鐘產生器(clockgenemtor)所產生。在本實施例中，由石英振蕩器產生如200MHz的第一時鐘信號以及如2MHz的第二時鐘信號為代表說明。請一并參考圖2A及圖2B，圖2A為本發明的時鐘信號切換電路的電路圖，圖2B為根據圖2A而繪示的本發明的時鐘信號切換電路的有關時鐘信號的波形圖。從圖2A可知，本發明的時鐘信號切換電路2包含一取樣頻率選擇器20、一同步切換控制器21及一可控制頻率輸出選擇器22。其中，該取樣頻率選擇器20接收來自時鐘產生器(未在圖中顯示)的一第一時鐘信號CLKl(200MHz)及一第二時鐘信號CLK2(2MHz)，且該取樣頻率選擇器20是依據由軟件程序或硬件所產生的頻率選擇信號So的狀態，來決定輸出來自該時鐘產生器所產生的第一時鐘信號CLK1及第二時鐘信號CLK2的其中之一，而此取樣頻率選擇器20是在圖2C(其中，圖2C為圖2B的各電路方塊的實現電路，以下請同時參閱圖2A、圖2B及圖2C)中所顯示的第一2對1多任務器20(multiplexer，mux)的代表，而為人所熟知的，該第一2對1多任務器20為一種邏輯電路(logiccircuits),是由2個AND門、2個OR門及一個NOT門所組成的。前述的頻率選擇信號So為一個二進制信號，而在數字電路中，此第一2對1多任務器20依據該二進制信號S。的0或1的邏輯值，來選擇出一期望的時鐘信號。在圖2B中也一并繪示出了此二進制信號So的波形圖，在T1時期，該二進制信號So處于一低準位狀態(lowlevel)。而針對在圖2C中的第一2對1多任務器20的運作狀態，以表l的真值表(truthtable)為本實施說明，其中符號A及B分別為該第一2對1多任務器20的一個輸入端，且該輸入端A用于接收來自時鐘產生器所生的第一時鐘信號CLK1，該輸入端B用于接收來自時鐘產生器所生的第二時鐘信號CLK2，符號S為一選擇輸入端，用于接收二進制信號So，符號Z為一輸出端。<table>tableseeoriginaldocumentpage9</column></row><table>從上述真值表所述內容清楚地可知，當該選擇輸入端s所接收的二進制信號So為0時，則輸出端Z輸出來自時鐘產生器所產生的第一時鐘信號CLK1，當該選擇輸入端S所接收的二進制信號So為1時，該輸出端Z輸出來自時鐘產生器所產生的第二時鐘信號CLK2。而由圖2B的相關時鐘信號的波形圖可知，在T1時期，因選擇輸入端S所接收的二進制信號So為O，所以，從該第一2對1多任務器20的輸出端Z輸出來自時鐘產生器所產生的第一時鐘信號CLK1。承上，在圖2A中，該同步切換控制器21耦接所述的取樣頻率選擇器20，接收來自取樣頻率選擇器20的第一時鐘信號CLK1及第二時鐘信號CLK2的其中之一，且該同步切換控制器21根據頻率選擇信號So的狀態，以及來自取樣頻率選擇器的CLK1及CLK2之一的有效緣的同步信號，分別輸出一頻率選擇控制信號CLKSEL及一頻率輸出控制信號CONTROL。仍需講述地是，該同步切換控制器包含一脈沖緣(edge)偵測器211及一第一運算邏輯單元212，參見圖2C，本領域的技術人員可知，該脈沖緣檢測器211可分為正緣(Positive對edge)觸發邊緣檢測器及負緣(Negative對edge)觸發邊緣檢測器。其中，正緣檢測是檢測由0轉1，負緣檢測是檢測由l轉0時。在本電路中，此脈沖緣檢測器211為一RS型正反器(flip對flop)，或一D型正反器，或一JK型正反器，或一T型正反器。在圖2C中所顯示的脈沖緣檢測器211是以D型正反器為例的，該D型正反器211具有一個輸入端D、一個輸出端Q和一個時鐘輸入端CK。本領域的技術人員可知，D型正反器可區分為正緣觸發D型正反器及負緣觸發D型正反器，前者為輸入的資料會在時鐘信號由0—1時(上升緣)被偵測到，后者則為輸入的資料會在時鐘信號下降緣被偵測到，而經由時鐘信號的有效緣進一步觸發該正反器動作，并將資料傳送至輸出端。如表2所示，表示為一正緣觸發D型正反器依據時鐘輸入端CK所接收的時鐘信號的有效緣(上升緣)及非有效緣(非上升緣)及該輸入端D接收的二進制信號So的數值，而輸出的相關情形(以本電路的實施說明)。_<table>tableseeoriginaldocumentpage10</column></row><table>表2根據上述，在圖2C中，在時段Tl期間，該正緣觸發D型正反器211的輸入端D接收二進制信號So(低準位狀態，亦是0)，該時鐘輸入端CK是接收來自該第一2對1多任務器20的第一時鐘信號CLK1，此時，若來自該第一2對1多任務器20的第一時鐘信號CLK1處于上升緣(自第1條虛線算起)且該輸入端D為0時，則根據表2所述，該輸出端Q則輸出一頻率選擇控制信號CLKSEL(低準位狀態，亦是為0)。而與該正緣觸發D型正反器211耦接的第一運算邏輯單元212用于檢測二進制信號S。的切換模式。對于所接收的該二進制信號S。的0或1的數字模式，該第一運算邏輯單元212為一種具有布爾運算功能(Booleanoperation)的數字邏輯電路，其是一XOR門、或一XNOR門、或一OR門、或一AND門、或一NAND門、或一NOR門、或一NOT門、或一MOS。以圖2C中的XOR門212為例，在時段Tl期間，該XOR門212接收二進制信號So(低準位狀態，亦是O)及由該正緣觸發D型正反器211的輸出端Q所輸出的頻率選擇控制信號CLKSEL(低準位狀態，亦是為0)，經一次XOR運算后而得出一頻率輸出控制信號CONTROL(低準位狀態，亦是為0)。而為能決定是否輸出第一時鐘信號CLK1及第二時鐘信號CLK2的其中之一，故本發明的時鐘切換電路中提供一可控制的選擇器。在圖2A中的可控制頻率輸出選擇器22是接收來自該時鐘產生器所產生的第一時鐘信號CLK1及第二時鐘信號CLK2及來自同步切換控制器21所產生的頻率選擇控制信號CLKSEL與頻率輸出控制信號CONTROL。其中，所述的可控制頻率輸出選擇器22所決定的時鐘信號過程及較詳細的電路揭示如下。在圖2C中可知，該可控制頻率輸出選擇器22包含一第二2對1多任務器221及一第二運算邏輯單元222。該第二2對1多任務器21與前述的第一2對1多任務器20的組成組件相同，也就是，該第二2對1多任務器221是由2個AND門、2個OR門及1個NOT門所組成的。且該第二2對1多任務器221所依據的真值表相同于表1，并且也顯示為表3。如表3所示，其中符號A，及B，分別為該第二2對1多任務器221的一個輸入端，該輸入端A'用于接收來自時鐘產生器所產生的第一時鐘信號CLK1，該輸入端B'用于接收來自時鐘產生器所產生的第二時鐘信號CLK2，符號S'為選擇輸入端，用于接收二進制信號S。，及符號Z，為輸出端。<table>tableseeoriginaldocumentpage11</column></row><table>表3從表3的真值表的所述內容清楚地可知，當該選擇輸入端S'所接收的該二進制信號So為0時，該輸出端Z'系輸出來自該時鐘產生器所產生的該第一時鐘信號CLK1，同樣地，當該選擇輸入端S，所接收的該二進制信號Sc為1時，則該輸出端Z'系輸出來自該時鐘產生器所產生的該第二時鐘信號CLK2。由第2B圖之該等時鐘信號之波形圖可知，于T1時期，該二進制信號So為O時，自該第二2對1多任務器221之該輸出端Z'系輸出該第一時鐘信號CLK1。而與該第二2對1多任務器221耦接的第二運算邏輯單元222是為一XOR門、或一XNOR門、或一OR門、或一AND門、或一NAND門、或一NOR門、或一NOT門、或一MOS。在所述的可控制頻率輸出選擇器22中，該第二運算邏輯單元222為一種具布爾運算功能的數字邏輯電路。其中，該第二運算邏輯單元222以圖2C中的OR門222為例，在時段T1期間，在該可控制頻率輸出選擇器22內的OR門222接收來自第一運算邏輯單元212(XOR門)的該頻率輸出控制信號CONTROL(低準位狀態，亦為0)，及由第一2對1多任務器20所選擇出的第一時鐘信號CLK1,經一次OR運算后，因該頻率輸出控制信號為0狀態，故來自該第二2對1多任務器221的第一時鐘信號CLK1經該OR門222導通(pass)，在該OR門222的輸出端CLOCKOUT輸出來自第二2對l多任務器221的第一時鐘信號CLK1。而圖2C在時段T2期間，該二進制信號So從一低位準狀態轉為一高位準狀態時(0—1)，至此，該二進制信號S。為1輸入至第一2對1多任務器20的選擇輸入端S，該第一2對1多任務器20是根據真值表(表1)而輸出來自時鐘產生器所產生的第二時鐘信號CLK2，并輸至該正緣觸發D型正反器211的時鐘輸入端CK，此時，處于時段T2期間的來自該第一2對1多任務器20的第二時鐘信號CLK2為下降緣狀態，此下降緣狀態對于該同步切換控制器21內的正緣觸發D型正反器211為一非有效緣，及依據該輸入端D所接收的二進制信號So為1，如表2所示，該正緣觸發D型正反器211的輸出端Q輸出值將不會改變，因而該輸出端Q所輸出的頻率選擇控制信號CLKSEL仍為低位準狀態(亦是為O)。而當所述的第二2對1多任務器221的輸入端A'及輸入端B'分別接收來自時鐘產生器所產生的第一時鐘信號CLK1及第二時鐘信號CLK2，且該第二2對1多任務器221依據頻率選擇控制信號CLKSEL(低位準狀態，亦是為O)而在輸出端Z，輸出第一時鐘信號CLK1至OR門的輸入端。同時，在圖2C中的時段T2期間，在該同步切換控制器21內的XOR門212分別接收二進制信號S。(高位準狀態，亦是為l)及由正緣觸發D型正反器21所輸出的頻率選擇控制信號CLKSEL(低位準狀態，亦是為0)，經所述的XOR門212進行一次XOR運算，得出頻率輸出控制信號CONTROL(高位準狀態，亦是為1)，并將頻率輸出控制信號CONTROL(高位準狀態，亦是為l)輸入至OR門222的另一輸入端。而在該可控制頻率輸出選擇器22內的該OR門222分別接收來自XOR門212的頻率輸出控制信號CONTROL(高位準狀態，亦是為l)及來自第二2對1多任務器221的第一時鐘信號CLK1，而該OR門222因接收頻率輸出控制信號CONTROL(高位準狀態，亦是為l)而在OR門222的輸出端CLOCKOUT輸出一高準位信號(高位準狀態，亦是為1)，此高準位信號亦是處于時段T2期間的一小段時間t(自第1條虛線至第2條虛線之間)，稱之為等待時間(holdtime)。持續地，來自第一2對1多任務器20的第二時鐘信號CLK2從下降緣狀態轉換至上升緣時，來自第一2對1多任務器20的第二時鐘信號CLK2的上升緣狀態輸入至正緣觸發D型正反器211的時鐘輸入端CK，至此，該正緣觸發D型正反器211依據表2所述，依據輸入端D所接收的二進制信號So(高位準狀態，亦是為l)及時鐘輸入端CK所接收的上升緣(有效緣)進1步觸發正緣觸發D型正反器211動作，并將資料傳送至輸出正緣觸發D型正反器211的輸出端Q，致使該輸出端Q輸出頻率選擇控制信號CLKSEL(高位準狀態，亦是為1)。同時，來自時鐘產生器所產生的第一時鐘信號CLK1及第二時鐘信號CLK2分別輸至第二2對1多任務器221的輸入端A'及輸入端B'。該第二2對1多任務器221依據來自正緣觸發D型正反器的頻率選擇控制信號CLKSEL(高位準狀態，亦是為l)而輸出第二時鐘信號CLK2至OR門222的輸入端o而在時段T2期間，在同步切換控制器21內的XOR門212是分別接收二進制信號So(高位準狀態，亦是為l)及由正緣觸發D型正反器211所輸出的頻率選擇控制信號CLKSEL(高位準狀態，亦是為1)，則這兩信號S0、CLKSEL經XOR門212進行一次XOR運算，輸出頻率輸出控制信號CONTROL(低位準狀態，亦是為0)至OR門222的另一輸入端。至此，在經t時間后，在可控制頻率輸出選擇器22內的OR門222接收來自13XOR門212的頻率輸出控制信號CONTROL(低位準狀態，亦是為0)及由第二2對l多任務器221所選擇出的第二時鐘信號CLK2經一次OR運算后，因頻率輸出控制信號CONTROL為低位準狀態(亦是為0)，故來自該第二2對1多任務器22的第二時鐘信號CLK2經該OR門222導通而在OR門222的輸出端CLOCKOUT輸出來自第二2對l多任務器221的第二時鐘信號CLK2。明顯地，從圖2C的輸出波形可知，所述的OR門222所輸出的時鐘信號已從第一時鐘信號CLKl切換至第二時鐘信號CLK2。而在圖2C的時段T2期間，所述的二進制信號So仍在高位準狀態(亦是為l)，至一T3期間，該二進制信號S。從高位準狀態轉換至低位準狀態(1—0)，該二進制信號S。為0，輸入至第一2對1多任務器20的選擇輸入端S，該第一2對1多任務器20根據真值表(表1),自該第一2對1多任務器20的輸出端Z輸出來自該時鐘產生器所產生的第一時鐘信號CLK1，并輸至正緣觸發D型正反器211的時鐘輸入端CK，此時，來自第一2對1多任務器20的第一時鐘信號CLK1正處于上升緣狀態(自第3條虛線算起)，此正處于上升緣狀態對于同步切換控制器21內的正緣觸發D型正反器211為一非有效緣，故該正緣觸發D型正反器211的輸出將不會改變，所以，該正緣觸發D型正反器211的輸出端Q所輸出的頻率選擇控制信號CLKSEL仍保持前一次在T2期間的輸出狀態，即所輸出的頻率選擇控制信號CLKSEL(仍是為1)，且依據輸入該輸入端D的二進制信號So為0，則如表2所示，依據該輸入端D所接收的二進制信號So為O及時鐘輸入端CK所接收的正處于上升緣(非有效緣)不會觸發正緣觸發D型正反器211動作，以使得正緣觸發D型正反器211的輸出端Q輸出一頻率選擇控制信號CLKSEL(高位準狀態，亦是為l)。而當所述的第二2對1多任務器221的輸入端A'及輸入端B'分別接收來自時鐘產生器所產生的第一時鐘信號CLK1及第二時鐘信號CLK2且如表3所示時，該第二2對1多任務器221依據頻率選擇控制信號CLKSEL(低位準狀態，亦是為0)，自第二2對1多任務器221的輸出端Z'輸出第一時鐘信號CLK1至OR門222的一輸入端。同時，在圖2C的時段T3期間，在該同步切換控制器21內的XOR門212分別接收二進制信號So(低位準狀態，亦是為O)及由正緣觸發D型正反器211所輸出的頻率選擇控制信號CLKSEL(高位準狀態，亦是為1)，經該XOR門212進行一次XOR運算，得出一頻率輸出控制信號CONTROL(高位準狀態，亦是為1)，并將該頻率輸出控制信號CONTROL(高位準狀態，亦是為l)輸入至OR門222的另一輸入端。而在該可控制頻率輸出選擇器22內的OR門222分別接收來自XOR門212的頻率輸出控制信號CONTROL(高位準狀態，亦是為l)及來自第二2對1多任務器22的第一時鐘信號CLK1，而該OR門222因接收頻率輸出控制信號CLKSEL(高位準狀態，亦是為l)而在OR門222的一輸出端CLOCKOUT輸出一高準位信號(亦是為1)，此高準位信號亦是處于時段T3期間內的一小段時間A(稱之為另一等待時間)。持續地，來自該第一2對1多任務器20的第一時鐘信號CLK1從下降緣狀態轉換至上升緣時(自第4條虛線起)，該時鐘輸入端CK所接收的上升緣(有效緣)進1步觸發正緣觸發D型正反器211動作，并將資料傳送至正緣觸發D型正反器2U的輸出端Q，如表2所述，該正緣觸發D型正反器211依據輸入端D所接收的二進制信號So(低位準狀態，亦是為O)及其有效緣狀態，該正緣觸發D型正反器211的輸出端Q輸出一頻率選擇控制信號CLKSEL(低位準狀態，亦是為0)。同時，來自時鐘產生器所產生的第一時鐘信號CLK1及第二時鐘信號CLK2分別輸入至第二2對1多任務器221的輸入端A'及輸入端B'。該第二2對1多任務器221依據來自正緣觸發D型正反器211的頻率選擇控制信號CLKSEL(低位準狀態，亦是為0)，輸出來自該第二2對1多任務器221的第一時鐘信號CLK1至OR門222的一輸入端。而在時段T3期間(經時間t,后)，在該同步切換控制器21內的XOR門212分別接收二進制信號So(低位準狀態，亦是為O)及由正緣觸發D型正反器221所輸出的頻率選擇控制信號CLKSEL(低位準狀態，亦是為0)，則這兩個信號So及CLKSEL經XOR門212進行一次XOR運算，輸出一頻率輸出控制信號CONTROL(低位準狀態，亦是為O)至OR門222的另一端。至此，在經^時間后，在該可控制頻率輸出選擇器22內的OR門222接收來自XOR門212的頻率輸出控制信號CONTROL(低位準狀態，亦是為0)及由該第二2對1多任務器221所選擇出的第一時鐘信號CLK1，經一次OR運算后，因該OR門222所接收的頻率輸出控制信號CONTROL為低位準狀態(亦是為0)，故來自該第二2對l多任務器221的第一時鐘信號CLKl經OR門222導通，在OR門的輸出端CLOCKOUT輸出來自第二2對l多任務器221的第一時鐘信號CLK1。從上述內容可知，本發明時鐘信號切換電路與
背景技術：
的差異為，將由石英振蕩器此類型的時鐘產生器所產生的第一時鐘信號及第二時鐘信號一并輸入至如取樣頻率選擇器此類型的第一多任務器及可控制頻率輸出選擇器，其中該第一多任務器依據具有二進制的頻率選擇信號0或1的模式，相應地，輸出0或1的模式所對應的第一時鐘信號及第二時鐘信號之一，輸出至一同步切換控制器，其中，同步切換控制器包含一脈沖緣偵測器及一具布爾運算功能的第一運算邏輯單元，該脈沖緣偵測器為一正緣觸發或一負緣觸發RS型正反器、或一正緣觸發或一負緣觸發D型正反器、或一正緣觸發或一負緣觸發JK型正反器、或一正緣觸發或一負緣觸發T型正反器；該第一運算邏輯單元為一XOR門、或一XNOR門、或一OR門、或一AND門、或一NAND門、或一NOR門、或一NOT門、或一MOS;而該脈沖緣偵測器依據來自第一多任務器所輸出的第一時鐘信號及第二時鐘信號之一的有效緣的同步信號，輸出一具有二進制的頻率選擇控制信號且該第一運算邏輯單元依頻率選擇信號的0或1的數值進行一次布爾運算，輸出一具有二進制的頻率輸出控制信號。再者，已接收來自時鐘產生器的第一時鐘信號及第二時鐘信號的可控制頻率輸出選擇器所包含的第二多任務器依據來自脈沖緣偵測器的頻率選擇控制信號(0或1模式)，而相應地輸出第一時鐘信號及第二時鐘信號的其中之一至該可控制頻率輸出選擇器所包含的一具有布爾運算功能的第二運算邏輯單元；其中，該第二運算邏輯單元為一XOR門、或一XNOR門、或一OR門、或一AND門、或一NAND門、或一NOR門、或一NOT門、或一MOS。而具有布爾運算功能的第二運算邏輯單元的二個輸入端分別接收來自第一運算邏輯單元的頻率輸出控制信號與來自第二多任務器所選擇出的第一時鐘信號及第二時鐘信號之一，并依據該頻率輸出控制信號(0或1數值)而決定是否輸出第一時鐘信號及第二時鐘信號之一，而在可控制頻率輸出選擇器內的第二運算邏輯單元因進行一布爾運算可決定這些時鐘信號切換的時段點，避免閃動噪聲發生達到可控制此些時鐘信號之一的輸出。在本實施例中，所述的第二運算邏輯單元使用的OR門，在進行一次OR布爾運算如輸出一高位準信號(亦是為l)為一等待時間，另一方面，該OR門16進行一次OR布爾運算如輸出一低位準信號(亦是為0),則該OR門導通來自該第二多任務器所選出的第一時鐘信號及第二時鐘信號的其中之一，在圖2C的波形說明圖式中具良好的驗證。雖然在本實施例中，以石英振蕩器所產生的第一時鐘信號及第二時鐘信號為代表說明。但對于多個不同頻率的時鐘信號(以n個不同頻率的時鐘信號為例，其中，n為大于l的正整數)欲輸入時鐘信號切換電路時，則該第一多任務器及該第二多任務器則均設計為具有n個輸入端用以分別接收n個不同頻率的時鐘信號，相應地，該第一多任務器及該第二多任務器皆設計為具有「1og2"l個選擇輸入端，如圖3所示。最后，還須講述，在圖2C中所使用的任一的正緣觸發或負緣觸發正反器，在本電路時鐘信號切換電路中，主要用于從正反器的輸入端到正反器的輸出端同步于來自該時鐘產生器所產生的第一時鐘信號及第二時鐘信號的其中之一的有效緣的同步信號。且為所熟知地，無論正緣觸發或負緣觸發正反器，差別僅在取樣的時間不同，并不影響本發明的范圍。以上所述是利用較佳實施例詳細說明本發明，而非限制本發明的范圍，本發明由本領域技術人員所作的明顯的修改和修飾，皆不脫離本發明的申請保護范圍。權利要求1.一種時鐘信號切換電路，其特征在于，包含一取樣頻率選擇器，其接收至少一第一時鐘信號及一第二時鐘信號，且該取樣頻率選擇器是根據一頻率選擇信號的狀態以決定輸出該第一時鐘信號及該第二時鐘信號的其中之一；一同步切換控制器，其接收來自該取樣頻率選擇器的第一時鐘信號及第二時鐘信號的其中之一，且該同步切換控制器是根據該頻率選擇信號的狀態及來自該取樣頻率選擇器的第一時鐘信號及第二時鐘信號之一的有效緣的同步信號，而分別輸出一頻率選擇控制信號及一頻率輸出控制信號；以及一可控制頻率輸出選擇器，其接收該第一時鐘信號及該第二時鐘信號及來自該同步切換控制器的頻率選擇控制信號，且該可控制頻率輸出選擇器是根據來自該同步切換控制器的頻率輸出控制信號的狀態以決定是否輸出該第一時鐘信號及該第二時鐘信號的其中之一。2.如權利要求1所述的時鐘信號切換電路，其特征在于，所述的取樣頻率選擇器為一第一多任務器，或由多個邏輯門所組成。3.如權利要求1所述的時鐘信號切換電路，其特征在于，所述的頻率選擇信號、頻率選擇控制信號及頻率輸出控制信號皆為二進制信號。4.如權利要求1所述的時鐘信號切換電路，其特征在于，所述的同步切換控制器包含一脈沖緣偵測器以及一第一運算邏輯單元。5.如權利要求4所述的時鐘信號切換電路，其特征在于，所述的脈沖緣偵測器是一正緣觸發或一負緣觸發RS型正反器，或者是一正緣觸發或一負緣觸發D型正反器，或者是一正緣觸發或一負緣觸發JK型正反器，或者是一正緣觸發或一負緣觸發T型正反器。6.如權利要求4所述的時鐘信號切換電路，其特征在于，所述的第一運算邏輯單元是一XOR門，或者是一XNOR門，或者是一OR門，或者是一AND門，或者是一NAND門，或者是一NOR門，或者是一NOT門，或者是一MOS。7.如權利要求4所述的時鐘信號切換電路，其特征在于，所述的脈沖緣偵測器依據頻率選擇信號的狀態及來自該取樣頻率選擇器的第一時鐘信號及第二時鐘信號之一的有效緣的同步信號進行觸發，產生頻率選擇控制信號。8.如權利要求7所述的時鐘信號切換電路，其特征在于，所述的第一運算邏輯單元根據頻率選擇信號的狀態及來自脈沖緣偵測器的頻率選擇控制信號進行布爾運算，產生頻率輸出控制信號。9.如權利要求8所述的時鐘信號切換電路，其特征在于，所述的可控制頻率輸出選擇器包含一第二多任務器以及一第二運算邏輯單元。10.如權利要求9所述的時鐘信號切換電路，其特征在于，所述的第二多任務器接收第一時鐘信號及第二時鐘信號，并根據來自脈沖緣偵測器的頻率選擇控制信號的狀態以決定輸出第一時鐘信號及第二時鐘信號的其中之一。11.如權利要求10所述的時鐘信號切換電路，其特征在于，所述的第二運算邏輯單元根據來自第一運算邏輯單元的頻率輸出控制信號的狀態進行布爾運算，決定是否輸出第一時鐘信號及第二時鐘信號的其中之一。12.如權利要求9所述的時鐘信號切換電路，其特征在于，所述的第二運算邏輯單元是一XOR門，或者是一XNOR門，或者是一OR門，或者是一AND門，或者是一NAND門，或者是一NOR門、或者是一NOT門，或者是一MOS。13.—種時鐘信號切換電路，其特征在于，包含一第一多任務器，其接收至少一第一時鐘信號及一第二時鐘信號，且該第一多任務器根據一頻率選擇信號的狀態以決定輸出該第一時鐘信號及該第二時鐘信號的其中之一；一同步切換控制器，其接收來自取樣頻率選擇器的第一時鐘信號及第二時鐘信號的其中之一，且該同步切換控制器根據頻率選擇信號的狀態以及來自取樣頻率選擇器的第一時鐘信號及第二時鐘信號之一的有效緣的同步信號，分別輸出一頻率選擇控制信號及一頻率輸出控制信號；一第二多任務器，接收第一時鐘信號及第二時鐘信號，且該第二多任務器根據來自該同步切換控制器的頻率選擇控制信號，決定輸出第一時鐘信號及第二時鐘信號的其中之一；以及一運算邏輯單元，接收來自第二多任務器的第一時鐘信號及第二時鐘信號的其中之一，且該運算邏輯單元根據來自該同步切換控制器的頻率輸出控制信號的狀態，決定是否輸出該第一時鐘信號及該第二時鐘信號的其中之一。14.如權利要求13所述的時鐘信號切換電路，其特征在于，當所述的第一多任務器及第二多任務器分別接收n個不同頻率的時鐘信號時，n為大于1的正整數，則該第一多任務器及該第二多任務器均為具有「log,"l個選擇輸入端。全文摘要本發明涉及一種時鐘信號切換電路，包含一取樣頻率選擇器、一同步切換控制器及一可控制頻率輸出選擇器。該取樣頻率選擇器接收一第一時鐘信號(CLK1)及一第二時鐘信號(CLK2)，且依一頻率選擇信號的狀態決定輸出CLK1及CLK2之一。該同步切換控制器，接收來自該取樣頻率選擇器的CLK1及CLK2之一，且根據該頻率選擇信號的狀態及來自該取樣頻率選擇器的CLK1及CLK2之一的有效緣的同步信號，而分別輸出一頻率選擇控制信號(CLKSEL)及一頻率輸出控制信號(CONTROL)。該可控制頻率輸出選擇器，接收該CLK1及該CLK2及來自該同步切換控制器的CLKSEL，且依來自該同步切換控制器的CONTROL的狀態決定是否輸出該CLK1及CLK2之一。文檔編號H03K19/173GK101546207SQ20081008701公開日2009年9月30日申請日期2008年3月28日優先權日2008年3月28日發明者楊千柏,鄭文平申請人:盛群半導體股份有限公司