專利名稱：：一種10位電流舵結構的高速數模轉換器的制作方法
技術領域：
：本發明涉及一種數模轉換器，特別涉及一種io位電流舵結構的高速數模轉換器。
背景技術：
：數模轉換器(以下簡稱DAC)是模擬集成電路設計領域的一個重要課題。傳統的電流舵結構的DAC，需要精密電流源群的配合才能達到較高的精度。同時，由于CMOS結構邏輯電路的高噪聲，對電流轉換開關造成的不應有的噪聲和毛刺。DAC是典型的模擬集成電路，但隨著數字信號處理器(DSP)功能的增強和速度的提高，利用與DSP相同的數字集成電路加工工藝，將DAC和DSP集成在同一個芯片上，不僅可以降低成本，并且提高了系統的性能。圖1為現有技術實現DAC的原理圖。包括4個部分電流源偏置產生電路、輸入數字解碼電路、電流到電壓轉換電路和若干個分段的電流源矩陣及開關矩陣構成。電流源偏置產生電路產生偏置電壓或電流，此偏置使得矩陣內部的電流源單元之間的電流大小相同，而不同矩陣之間的電流源單元電流之間的大小與2的K次整數冪成線性關系。其中，整數K為分段矩陣的比特表示。如MSB矩陣的電流源個數為332(31)個，單位電流大小為I，次MSB矩陣的電流源個數為16(15)個，則次MSB矩陣中單元電流源的電流大小為1/16。輸入數字解碼電路將數字輸入解碼為溫度表模式的數字輸出，輸出"0"或"l"的個數與輸入的2進制數字的數值表示成正比關系。如輸入信號的2進制信號為B110，則輸出中有4*1+2*1+1*0=6個"1"及1個"0"數據。分段的電流源矩陣及開關矩陣根據解碼的輸出，將電流源矩陣中的每一個單元的電流導入節點P或者節點N，對應于解碼輸出為"1"的開關將電流源單元的電流導入節點P而對應于解碼輸出為"o"的開關，將電流源單元的電流導入節點N。電流到電壓轉換電路將節點P和節點N收集的電流轉換成電壓輸出。以上電路結構的主要缺點為需要特殊的集成電路工藝。數字信號的速度快，需要快速的工藝支撐；同時，電流舵結構中電流源單元要精密匹配，則需要高精度性能的工藝。需要添加延遲單元保證數字解碼電路中各個支路間延遲的一致性。需要將電流源矩陣中的單元匹配利用物理位置和特殊的電路結構實現由于以上原因，導致內部含有高速高精度DAC轉換器的芯片成品率低而價格高，性能隨著時間而變化導致系統的不穩定等。因此，必須提高芯片成品率，降低芯片成本及提高芯片性能的穩定性。
發明內容為了解決現有數模轉換器存在的上述技術問題，本發明提供一種精度高的IO位電流舵結構的高速數模轉換器。本發明解決上述技術問題的技術方案包括輸入信號鎖存器，所述鎖存器具有三個輸出端分別輸出輸入信號的最高的3位、次高的3位以及最低的四位；列譯碼器，用于對輸入信號的高3位進行譯碼；行譯碼器，用于對輸入信號的次高3位進行譯碼；時鐘緩沖器，所述時鐘緩沖器的輸出分別控制列譯碼器、行譯碼器和64個電流開關矩陣；4LSB電流開關單元，其電流輸出直接由輸入信號的最低4位控制；64個電流開關矩陣，由64個電流開關單元構成，響應于所述行譯碼器、列譯碼器、時鐘緩沖器對所述電流開關矩陣的電流輸出選擇，將其電流輸出與4LSB電流開關單元的輸出疊加后形成兩個互補電流輸出；電流-電壓轉換器，用于將64個電流開關矩陣電流輸出與4LSB電流開關單元輸出的兩個互補電流輸出轉換成互補電壓輸出。本發明的技術效果在于1)本發明采用電壓互補式輸出，可以抑制電源噪聲、時鐘直通、偶次諧波失真，這種電壓輸出結構的抗干擾能力強。2)本發明采用"6+4"分段式結構，即高6位采用溫度計碼結構，低4位采用二進制加權結構，這種分段式結構可節省芯片面積。3)本發明設計的層次式對稱開關序列不但能消除梯度誤差，還能消除由芯片內部溫度不一致導致熱分布不均引起的對稱誤差。下面結合附圖對本發明作進一步的說明。圖1為現有的電流舵結構的高速DAC示意圖。圖2為本發明的10位電流舵結構的高速DAC結構示意圖。圖3為64個單位電流源的開關序列。圖4為采用不要開關策略的INL仿真結果。圖5為依據本發明的數模轉換器中電流開關單元的電路圖。圖6為圖5所示電流開關單元中的延遲單元對電路響應的比較示意圖。圖7為依據本發明的數模轉換器中電流-電壓轉換電路的示意圖。具體實施例方式本發明采用"6+4"分段式結構，即高6位采用溫度計碼結構，低4位采用二進制加權結構。圖2是本發明的10位電流舵結構的高速DAC結構示意圖。本發明的DAC主要包括以下幾個模塊數字輸入鎖存器IOO、時鐘緩沖器IOI、行譯碼器102a、列譯碼器102b、64電流開關矩陣103、4LSB電流開關單元104、電流-電壓轉換器105。在圖2中，設有數字數據輸入和時鐘信號輸入，Iop和Ion為互補的電流輸出端，VOP和VON為互補的電壓輸出端。數字數據被劃為3段進行譯碼。最高的3MSB和次高的3MSB分別進行列譯碼和行譯碼。行列譯碼器102a和102b的輸入分別為3位，輸出分別別8位。它們所控制的電流開關單元的個數為64個。如上所述，最低的4LSB在一般情況下不需要進行譯碼操作。4LSB電流開關單元可以直接控制8，4，2，l加權矩陣，從而得到與其數據相對應的模擬信號輸出。電流開關矩陣的輸出為電流。在Iop禾叮on端口，輸出的電流被收集在一起，從而使得輸出的電流與輸入的數據相對應。Iop與數據中的l(加權)相對應；Ion與數據匯總的O(加權)相對應。電流在相應的輸出端口，被轉換成電壓。即，VOP的輸出與Iop相對應，與數據中的l(加權)成比例，VON的輸出與Ion相對應，與數據中的0(加權)成比例。以下將參考圖3、圖4進一步描述依據本發明的DAC中的電流策略。在單位電流源矩陣設計中，各單位電流源的輸出應完全一致，然而，這些電流源單元的實際輸出并不是完全一致的，這是由于(1)版圖布局的不匹配；(2)芯片內部溫度不一致導致熱分布不均；(3)電源電壓加到各單位電流源單元壓降不一致；(4)工藝偏差。以上4種非線性因素給DAC引入了梯度誤差(也稱分級誤差)、對稱誤差和隨機誤差。單位電流源矩陣中的最終誤差分布常由以上的誤差疊加決定。傳統對稱開關技術僅能較好的消除由電源電壓加到各單位電流源單元壓降不一致而導致的梯度誤差。本發明設計的層次式對稱開關序列不但能消除梯度誤差，還能消除由芯片內部溫度不一致導致熱分布不均引起的對稱誤差。圖4為采用不同開關策略的INL仿真結果，在圖4中，(a)為采用1-D傳統對稱開關序列的仿真結果，(b)為采用l-D層次對稱開關序列的仿真結果，(c)為采用2-D層次對稱開關序列的仿真結果，(d)則本發明采用的開關序列的仿真結果。結果表明，采用新型的開關策略的效果最好，有利于提高DAC的INL、DNL性能。以下將參考圖5和圖6進一步描述依據本發明的DAC中的電流開關。在DAC中，電流開關主要用于提供內部開關單元的偏置電流，及電流的基本單位。這部分由精度匹配的電流鏡群構成。匹配精度達到60dB。內部電流開關單元矩陣服從正態分布，99%的單元在設計指標內，通過仿真達到了很好的效果。圖5是此電流開關的示意圖。在圖5中，開關由兩個麗OS晶體管構成，limit單元來自正態分布矩陣，延遲單元可以降低開關信號在轉換過程中的噪聲。當SW二'l，時，outP=Iunit，outN二O;當SW二'0，時，outP-O，outN=Iunit。在圖5中，延遲單元的接入可以有效地防止兩個麗OS開關在低電平交叉點的電流走向控制，其作用如圖6所示，圖6是圖5所示延遲單元對電路響應的比較示意圖。在圖6中可以看到，電路走向控制信號P在從低到高的轉換過程中，伴隨著控制信號N從高到低的轉換過程。在無延遲單元的情況下，兩個控制電平的轉換點較低，從而造成電路的走向變化很快，如果控制信號的控制范圍為64電流開關矩陣的同時導通或關斷，則會造成較大的電流尖峰凸起，影響系統的動態響應性能。在接入延遲單元后，電流走向轉換點明顯得到提高，從而有效地抑制了電流尖峰的凸起效應。以上說明了控制信號P從低到高的轉換過程，對控制信號N從高到低的轉換過程，即電流走向從outP到outN轉換時，同樣適用。以下對本發明DAC中的行列譯碼器102a和102b進行描述。這里，行譯碼器和列譯碼器采用相同的結構。下面將以列譯碼器為例，進行描述。列譯碼器采用3-8譯碼電路及邏輯單元。下表I為該電路的單元真值表。表I<table>tableseeoriginaldocumentpage8</column></row><table>在表I中，IN2、IN1和IN0為3個數字輸入端口，0UT0、0UT1、0UT2、0UT3、0UT4、0UT5、0UT6、0UT7為8個數字輸出端口。在實際的電路中，含有使能信號enable，當enable二O時，模塊的輸出全部為O，當enable二l時，模塊處于正常工作狀態。以下參考圖7來描述本發明DAC的電流-電壓轉換器105。圖7是電流-電壓轉換器的電路圖。在圖7中，Idc為進行直流偏置而加入的電流源，IinP和IinN為互補電流輸入。同時，在節點IinP，IinN可以得到電壓輸出。，"尸)U^+,/"尸)(1)^//""hiC^Wc+^AO(2)在DAC的設計中，關心的是線性及數據轉換率，因此，電阻負載的關鍵是兩個電阻的匹配，要選擇性能好的電阻，如多晶硅電阻，并且，要對電阻利用激光等手段進行微調。以上對電流到電壓轉換電路的分析也是在理想狀態下進行的。在實際設計中，由于匹配等因素，可能會導致與理想狀態存在偏差。同時，在紅色及及應用中，關心的是兩個互補輸出端的電壓差。<formula>formulaseeoriginaldocumentpage9</formula>(3)由于直流偏置電流Idc的偏差只能導致直流電壓的偏差，在后級電流中可以利用隔直電容等措施消除直流偏差的影響，同時，在本級電路中，直流偏差只會導致直流工作點的些微偏離，適當設計電路的動態范圍，可以消除或有效的減弱工作點偏移引起的交流信號的變化。高精密度的電流源群一直是設計的重點，IO位的精度要求電流源群的誤差在0.0P/。，按照目前的集成電路設計及加工的匹配，只能達到O.1%-0.5%，在改進設計中，充分考慮了工藝及器件引入的誤差，包括器件尺寸匹配，OFFSET的影響，溝道長度調制效應，穩定性分析，輸出的響應速度等。由于集成電路的成品率是一個概率的分布，精密電流源群也是一樣。在精密電流源群的設計中，引入了正態分布的概念，對精密電流源群進行設計優化。在優化過程中，對數據輸入的最高MSB，利用至少128個電流源群進行誤差調整，精度調整到0.01%，對此MSB，利用64個電流源群進行誤差調整，精度調整到0.02%，對再次的MSB，MSB，利用32個電流源群進行誤差調整，精度調整到0.04%...在設計及優化完成后，利用HSPICE進行仿真，驗證了優化方案是可行的，99%的仿真結果落在設定的誤差范圍內，從而可以有效地保證成品率。在原有的設計中，電流開關單元由于COMS電路的高噪聲及高的瞬時開關電流，電流在電流舵中轉換時有較大的尖峰，尤其在MSB的電流舵中，信號變換導致電流的轉移時更加嚴重，從而使得動態響應的性能降低。在本發明的電路中，加入了恒流源偏置，提高了電路的響應速度和動態性能。在布線布局中，將開關單元按照行列的編排進行任意化定位的方案不能夠解決在集成電路制造過程中帶來的隨機分布偏差的影響。在本發明中，利用層次對稱的開關策略，對開關電流單元進行布局，大大提高了系統的INL和DNL性能。在電流開關單元電路中，針對CMOS電路高低電平轉換點低的特點，在控制電路中加入延遲單元，在使得電平轉換點獲得提高的同時，有效地降低了在MSB的電流轉換中電流的尖峰。在本發明的電路中，利用集成電路制造中器件匹配性能好而絕對性能差的特點，對電路的工作點進行優化，使得電路的平衡輸出與溫度，制造過程中的隨機偏差等的相關性得到降低，性能改善約30%。權利要求1、一種10位電流舵結構的數模轉換器，其特征在于，包括輸入信號鎖存器，所述鎖存器具有三個輸出端分別輸出輸入信號的最高的3位、次高的3位以及最低的四位；列譯碼器，用于對輸入信號的高3位進行譯碼；行譯碼器，用于對輸入信號的次高3位進行譯碼；時鐘緩沖器，所述時鐘緩沖器的輸出分別控制列譯碼器、行譯碼器和64個電流開關矩陣；4LSB電流開關單元，其電流輸出直接由輸入信號的最低4位控制；64個電流開關矩陣，由64個電流開關單元構成，響應于所述行譯碼器、列譯碼器、時鐘緩沖器對所述電流開關矩陣的電流輸出選擇，將其電流輸出與4LSB電流開關單元的輸出疊加后形成兩個互補電流輸出；電流-電壓轉換器，用于將64個電流開關矩陣電流輸出與4LSB電流開關單元輸出的兩個互補電流輸出轉換成互補電壓輸出。2、根據權利要求1所述的IO位電流舵結構的數模轉換器，其特征在于所述行譯碼器為3-8譯碼器。3、根據權利要求1所述的10位電流舵結構的數模轉換器，其特征在于所述列譯碼器為3-8譯碼器。4、根據權利要求1所述的10位電流舵結構的數模轉換器，其特征在于所述電流開關矩陣中的每個電流開關單元包括延遲裝置。5、根據權利要求1所述的10位電流舵結構的數模轉換器，其特征在于所述數模轉換器的64個電流開關矩陣采用層次對稱的開關策略結構。全文摘要本發明涉及一種10位電流舵結構的高速數模轉換器，包括時鐘緩存器、鎖存輸入信號的數字輸入鎖存器，其輸出端分別輸出最高3位、次高3位以及最低4位；對最高3位譯碼的列譯碼器；對次高三位譯碼的行譯碼器；4LSB電流開關單元；64電流開關矩陣，響應于以上譯碼器的輸出，把其電流輸出與4LSB電流開關單元的輸出疊加后輸出到互補電流輸出級；電流經電流到電壓轉換模塊后，以差分電壓模式輸出。文檔編號H03M1/08GK101299610SQ20081003150公開日2008年11月5日申請日期2008年6月16日優先權日2008年6月16日發明者何怡剛,張松華,黃姣英申請人:湖南大學