專利名稱：延遲時間測量方法、延遲時間調節方法及可變延遲電路的制作方法
技術領域：
本發明涉及裝配在半導體集成電路中的延遲電路，以及用于調節這種 延遲電路的延遲時間的延遲時間調節方法。
背景技術：
為了增加半導體集成電路的同步傳送模式中允許傳送數據的定時裕 量，已創建了向給定信號提供延遲時間的技術。隨著近年來數據傳送速度 的提高，出現了對可以以更細的步幅和更高的準確度來調節延遲時間的延 遲信號生成電路的需求。
圖1是下面所引用的專利文獻1中公開的現有技術延遲信號生成電路 的電路配置示圖。延遲信號生成電路90包括用于對基準時鐘進行延遲
的N個延遲元件91、用于對信號A，即要延遲的對象信號進行延遲的S 個延遲元件92、用于在基準時鐘的下降沿時鎖存存儲在每個延遲元件91 中的信號的鎖存電路93、用于從鎖存電路93鎖存的信號中檢測信號為 "Hi"的延遲元件91的數目的判定電路94，以及用于根據來自判定電路 94的控制信號選擇將從其提取信號A的延遲版本的延遲元件92的選擇器 95，其中，根據基準時鐘的脈沖持續時間與每個延遲元件的延遲時間之比 來調節用來延遲對象信號的延遲元件的數目，由此避免了溫度變化或電壓 變化可能對延遲量產生的影響。
下面引用的專利文獻2公開了配備有初始延遲控制值確定電路的同步 型半導體存儲設備，其中初始延遲控制值確定電路通過檢測與外部時鐘信 號的一個時鐘周期相對應的脈沖信號在預定時間內在可變延遲電路中傳播 多遠來確定延遲控制值的初始值。
此外，下面引用的專利文獻3公開了具有控制電路的時鐘生成電路， 其中，控制電路通過將外部時鐘的相位與多個基準時鐘的相位相比較來檢測延遲電路中同步所需的延遲級數。
專利文獻1:日本未實審專利公報No. 2003-23343 專利文獻2:日本未實審專利公報No. HI 1-306757 專利文獻3:日本未實審專利公報No. 2000-59209
發明內容
半導體集成電路中的延遲元件的傳播延遲時間隨著溫度和供給電壓的 改變而改變，并且各個延遲元件的傳播延遲的這種改變是妨礙高速數據傳 送的實現的一個因素。
此外，各個元件的傳播延遲時間還因半導體集成電路的制造工藝或設 計規則的不同而變化；因此，當半導體集成電路的制造工藝改變時，必須 重新設計延遲電路以便與已改變的工藝相匹配。
對于專利文獻1公開的延遲信號生成電路90也會出現這種問題。圖2 是示出了圖1的延遲信號生成電路中的鎖存電路上的輸入電容的示圖。如 圖所示，延遲信號生成電路90通過鎖存電路93來鎖存各個延遲元件91的 輸出。為此，鎖存電路93包括保存各個延遲元件91的輸出的諸如觸發器 (FF) 96之類的存儲裝置，并且輸入電容Ci形成在觸發器96的輸入端子 上。
結果，在用來延遲基準時鐘的各個延遲元件91的延遲時間與用來延 遲對象信號的各個延遲元件92的延遲時間之間產生了差異，因此，如果 延遲信號生成電路90根據基準時鐘的脈沖持續時間與每個延遲元件的延 遲時間之比來調節延遲元件92的數目，則在實際延遲時間與應當提供給 對象信號的延遲時間之間產生了偏移。
此外，由于由輸入電容Ci引起的延遲元件91與延遲元件92之間的延 遲時間差異會因溫度和操作電壓的變化以及半導體制造工藝的差異而變 化，因此，實際延遲時間與應當提供給對象信號的延遲時間之間的偏移也 會因溫度和操作電壓的變化以及半導體制造工藝的差異而變化。
鑒于上面的問題，本發明的一個目的是提供不受外部環境(例如溫度 和電壓)變化的影響并且即使在用于實現電路的裝配的半導體制造工藝改變時也不需要改變電路的基本配置的延遲電路。
為了實現上面的目的，本發明從基準時鐘被輸入的多級延遲電路順序 地提取具有不同延遲量的多個延遲信號，并且在與基準時鐘同步的判定定 時處，對每個所提取的信號的邏輯狀態進行判定。
接下來，檢測在判定定時處基準時鐘的邏輯狀態發生改變的至少兩個 延遲元件，并且時鐘信號在分別到達兩個檢測出的延遲元件中的各個延遲 元件之前所經過的延遲元件的數目之間的差值，被確定為提供所希望延遲 時間的延遲元件的數目。
然后，由此確定的延遲元件的數目被乘以預定延遲時間設置值，以從 輸入信號被輸入的多級延遲電路確定出將用來使輸入信號通過的延遲元件 的數目，經過了被確定為要使用數量的延遲元件的延遲的信號被提取。
由于如上所述具有不同延遲量的延遲信號從多級延遲電路被提取，并 且在與基準時鐘同步的判定定時處對每個所提取信號的邏輯狀態進行判 定，因此無需提供例如在現有技術的延遲信號生成電路中使用的鎖存電路 來保存在相同定時處從多級延遲電路提取出的每個信號的邏輯狀態。結 果，在延遲基準時鐘的各個延遲元件的延遲時間與延遲對象信號的各個延 遲元件的延遲時間之間不會產生差異。
因此，當通過多級延遲電路對基準時鐘進行延遲來測量基準時鐘的脈 沖持續時間與每個延遲元件的延遲時間之比，并且基于測得值來調節用來 延遲對象信號的延遲元件數目時，如果延遲基準時鐘的延遲電路和延遲對 象信號的延遲電路的延遲時間因外部環境(例如溫度和電壓)變化或由于 制造工藝的差異而發生改變，由于它們彼此抵消，因此可以實現不會受到 外部環境變化或制造工藝的差異的影響的延遲電路。
此外，由于如上所述的時鐘信號在分別到達基準時鐘的邏輯狀態發生 改變的兩個延遲元件中的各個延遲元件之前所經過的延遲元件的數目之間 的差值，被計算來確定提供所希望延遲時間的延遲元件的數目，因此，可 以消除除了因延遲元件引起的延遲時間之外的固定延遲時間(互連延遲
在根據本發明第一模式的延遲時間測量方法中，將基準時鐘輸入通過串聯連接多個延遲元件而構成的多級延遲電路中；在與基準時鐘同步的判 定定時處，對順序地從多個延遲信號中選出的每個延遲信號的邏輯狀態進 行判定，多個延遲信號是通過使基準時鐘經過一個或多個延遲元件來引入 不同的延遲量而獲得的；檢測出在判定定時處基準時鐘的邏輯狀態發生改 變的至少兩個延遲元件；并且時鐘信號在分別到達檢測出的兩個延遲元件
中的各個延遲元件之前所經過的延遲元件的數目之間的差值被確定為提供 所希望延遲時間的延遲元件的數目。
在本發明第二模式的延遲時間調節方法中，用在第一模式的延遲時間
測量方法中的多級延遲電路被配置為第一多級延遲電路；將輸入信號輸入 通過串聯連接多個延遲元件構成的第二多級延遲電路中；由第一模式的延 遲時間測量方法確定的延遲元件數目被乘以預定延遲時間設置值來確定將 用來讓輸入信號經過的延遲元件的數目；并且從第二多級延遲電路提取經 過了由此確定延遲元件數目的延遲的輸入信號。
根據本發明第三模式的可變延遲電路，包括多級延遲電路，該多級
延遲電路是通過串聯連接多個延遲元件構成的；選擇單元，選擇通過使基 準時鐘經過一個或多個延遲元件來引入不同的延遲量而獲得的多個延遲信 號中的任一個延遲信號；判定單元，在與基準時鐘同步的判定定時處，對 由選擇單元順序地從多個延遲信號中選出的每個延遲信號的邏輯狀態進行 判定；以及改變點檢測單元，檢測在判定定時處基準時鐘的邏輯狀態發生 改變的至少兩個延遲元件，并且其中，時鐘信號在分別到達檢測出的兩個 延遲元件中的各個延遲元件之前所經過的延遲元件的數目之間的差值被用 作提供所希望延遲時間的延遲元件的數目。
圖1是現有技術的延遲信號生成電路的電路配置圖。 圖2是示出了圖1的延遲信號生成電路中的鎖存電路上的輸入電容的 示圖。
圖3是根據本發明實施例的可變延遲電路的電路配置圖。 圖4是圖3所示的判定電路的示意配置圖。圖5是根據本發明實施例的延遲時間測量方法的流程圖。 圖6是圖示出基準時鐘和各種延遲的信號的時序圖。
圖7是與延遲元件和選擇電路相關聯的傳播延遲和互連延遲的說明圖。
圖8是圖示出圖4所示的多級延遲電路和選擇電路的一個示例的示圖。
圖9是圖示出圖8所示的前半部分多級延遲電路和前半部分選擇電路 的配置的示圖。
圖10是圖示出圖8所示的后半部分多級延遲電路和后半部分選擇電 路的配置的示圖。
圖11是圖3所示的延遲電路的示意配置圖。
圖12是根據本發明實施例的延遲時間調節方法的流程圖。 標號說明
l...可變延遲電路
2...測量電路
3...延遲電路
20、 30...多級延遲電路
21、 31...選擇電路
具體實施例方式
下面將參考附圖描述本發明的實施例。圖3是根據本發明實施例的可 變延遲電路的電路配置圖。如圖所示，可變延遲電路1包括測量電路2和 延遲電路3;這里，測量電路2將基準時鐘作為輸入，并且測量多少個延 遲元件將提供與基準時鐘的一個時鐘周期相對應的傳播延遲時間。
基于來自測量電路2的指示提供與基準時鐘的一個時鐘周期相對應的 傳播延遲時間的延遲元件的數目的信息以及基于定義了將提供給對象信號 的延遲時間的延遲時間設置信息，延遲電路3確定將用來延遲對象信號的 延遲元件的數目，并由此對輸入給它的對象信號進行延遲。
圖4是圖3所示的測量電路2的示意配置圖。測量電路2包括通過n個串聯連接的延遲元件Dl至Dn (n是自然數)來延遲基準時鐘的多級 延遲電路20、選擇從各個延遲元件Dl至Dn輸出的信號的選擇電路21、 生成用于使選擇電路21順序地選擇從各個延遲元件Dl至Dn輸出的信號 的選擇控制信號的選擇控制信號生成單元22，以及在基準時鐘的上升沿時 判定由選擇電路21所選的各個延遲元件的輸出信號的邏輯狀態的判定電 路23。
如圖所示，多級延遲電路20中基準時鐘首先輸入的延遲元件被標為 延遲元件Dl，并且元件號"1"被指派給該延遲元件Dl。緊隨具有元件 號"i"的延遲元件Di之后連接的延遲元件被標為延遲元件Di+l并被指派
有元件號"i+1"。
選擇控制信號生成單元22可以被配置為對基準時鐘脈沖數計數到n 的單個計數器電路。在此情況下，計數出的基準時鐘的脈沖數被輸出作為 選擇控制信號，該信號指定輸出信號將被選擇電路21選擇的延遲元件Di (i^至n)的元件號i。
選擇控制信號被輸出到后面所述的改變點檢測單元24以及選擇電路 21，并且當計數數達到n時或者當從改變點檢測單元24施加復位信號 時，計數數被復位為"1"。
測量電路2還包括除了改變點檢測單元24之外的延遲元件數確定單 元25。
選擇電路21通過將元件號i每次增1來從延遲元件Dl的輸出信號開 始順序地選擇延遲元件Di的輸出信號；然后，改變點檢測單元24檢測輸 出信號的邏輯狀態從"Lo"變為"Hi"的至少兩個元件號i，并且輸出產 生這種改變的元件號m和k。
圖5是根據本發明實施例的延遲時間測量方法的流程圖。 在步驟SIO，基準時鐘被輸入多級延遲電路20，并且在步驟Sll，通 過將選擇控制信號生成單元22所計數的數設置回"1"來復位選擇控制信 號。
在步驟S12，由選擇控制信號生成單元22生成的選擇控制信號被施加 到選擇電路21以選擇延遲元件Dl的輸出信號，并且所選信號被提供給判定電路23;然后，在步驟S13，判定電路23在基準時鐘的上升沿時對提
供來的信號的邏輯狀態進行判定。當在步驟S16中將選擇控制信號的值每 次遞增1時，則重復步驟S12和S13，并且該循環被重復地執行直到被判 定步驟S17中斷為止。
圖6是圖示出基準時鐘和各個延遲信號的時序圖。如圖所示，與一個 延遲元件等同的傳播延遲在經過每個延遲元件時被引入基準時鐘。
在所示示例中，從Dl到Dm-l的延遲元件的輸出信號中的每個的邏 輯電平被判定電路23評判為"Lo"。然后，延遲元件Dm或Dm+1的輸 出信號的邏輯狀態被評判為"Hi"，從而由此可以判定在延遲元件Dm處 發生了信號邏輯改變。通過該判定，發現由m個延遲元件引入的傳播延遲 之和與基準時鐘的半個時鐘周期相對應。
當在步驟S14中檢測到這種信號邏輯改變時，在步驟S15，改變點檢 測單元24存儲元件號"m"。
此后，選擇控制信號被順序地遞增以搜索信號邏輯狀態從"Lo"變為 "Hi"的下一點。在圖6的示例中，信號邏輯狀態在延遲元件Dk (或 Dk+1)處改變。通過該判定，發現由k個延遲元件引入的傳播延遲之和與 基準時鐘的一個半時鐘周期相對應。在步驟S14和S15中，改變點檢測單 元24存儲元件號"k"。
當檢測到在延遲元件Dk的輸出信號上發生了信號邏輯改變時，改變 點檢測單元24跟隨判定步驟S17的是(YES)分支前進到步驟S18。在步 驟S18，改變點檢測單元24將兩個檢測到的元件號"m"和"k"作為測 量信息輸出給延遲電路3，并且處理返回步驟Sll。隨即，復位選擇控制 信號，并重復延遲時間測量處理。
圖7是傳播延遲以及與延遲元件Dl至Dn和選擇電路21相關聯的互 連延遲的說明圖。如從圖4可見的，由于在測量電路2中設置了選擇電路 21，因此，不僅與延遲元件Dl至Dn相關聯的傳播延遲而且與選擇電路 21相關聯的諸如互連延遲和傳播延遲之類的固定絕對延遲時間也被引入了 提供給判定電路23的信號中。因此，更精確地，基準時鐘的半個時鐘周 期所對應的時間是與m個延遲元件相當的延遲時間與絕對延遲時間之和，并且基準時鐘的一個半時鐘周期所對應的時間是與k個延遲元件相當的延
遲時間與絕對延遲時間之和。
這里，基準時鐘的一個時鐘周期所對應的時間由下式(1)給出。 基準時鐘的一個時鐘周期二與k個延遲元件相當的延遲時間一與m個
延遲元件相當的延遲時間 (1)
因此，當在后續級中調節延遲電路3中的延遲時，如果將(k-m)指
定為提供與基準時鐘的一個時鐘周期相對應的延遲時間的延遲元件的數
目，則可以消除由固定絕對延遲時間(例如，與選擇電路21相關聯的互 連延遲和傳播延遲)引起的誤差。
圖8是圖示出圖4所示的多級延遲電路20和選擇電路21的一個示例 的示圖，圖9是圖示出圖8所示的前半部分多級延遲電路41和前半部分選 擇電路42的配置的示圖，并且圖IO是圖示出圖8所示的后半部分多級延 遲電路43和后半部分選擇電路44的配置的示圖。
如圖所示，前半部分多級延遲電路41由串聯連接的16X15個延遲元 件DC16至DC255構成。
前半部分選擇電路42是這樣的選擇電路，其基于八比特選擇控制信 號的高位四比特(S7至S4)，選擇到前半部分多級延遲電路41的輸入信 號或者分別從16X 15個延遲元件DC16至DC255中每第16的倍數個延遲 元件的延遲元件(DC31、 DC47、 DC63、 DC79、 DC95 ，...， DC239和 DC255)中輸出的15個信號之一。選擇電路42包括選擇器Sll至S15， 每個選擇器通過兩比特地址輸入(SA和SB)選擇四個輸入信號(A至 D)之一，并且將所選信號從X端子輸出。
后半部分多級延遲電路43由串聯連接的15個延遲元件DC1至DC15 構成。
后半部分選擇電路44這樣的選擇電路，其基于選擇控制信號的低位 四比特(S3至S0)，選擇到后半部分多級延遲電路43的輸入信號或者從 15個延遲元件DC1至DC15輸出的信號之一。后半部分選擇電路44還包 括與選擇器Sll至S15類似的選擇器S21至S25。由前半部分選擇電路42 選擇的信號被輸入到后半部分多級延遲電路43中。通過對選擇控制信號應用從"0"到"255"順次遞增1的這種增加，
如圖8至圖10那樣配置的多級延遲電路和選擇電路可以將0至255個延遲 元件的傳播延遲提供給將施加到前半部分多級延遲電路41的輸入信號。
圖ll是圖3所示的延遲電路的示意配置圖。延遲電路3包括多級延 遲電路30，其通過串聯連接的延遲元件DRl至DRn來延遲對象信號；計 算電路32，其基于從測量電路2提供來的測量信息以及預定延遲時間設置 值來確定對象信號經過的延遲元件的數目；以及選擇電路31，其從多級延 遲電路30提取經過了計算電路32所確定個數的延遲元件延遲的信號。 圖12是根據本發明實施例的延遲時間調節方法的流程圖。 在步驟S20,要延遲的對象信號被輸入多級延遲電路30，并且在步驟 S21中，來自測量電路2的測量信息被輸入計算電路32。在歩驟S22中， 用于設置將要提供給對象信號的延遲時間的規定延遲時間設置信息被輸入 計算電路32。
在步驟S23，計算電路32執行計算以確定多級延遲電路30的延遲元 件DR1至DRn的陣列中的多少個延遲元件應當用來延遲對象信號。艮P， 計算電路32確定將從其提取延遲信號的延遲元件的序號。
可以以各種方式提供延遲時間設置信息；例如，在一種方法中，由基 準時鐘的一個時鐘周期(Tc)的系數(x/y)來指定延遲時間。則延遲時間 Td被給定為Td^TcX(x/y)。
在此情況下，將用來延遲對象信號的元件數目z被計算為z = (k-m) X
(x/y)。
下面描述當以這種方式確定要使用的元件個數z時，可以在不受外部 環境變化的影響的情況下進行延遲調節的原因。例如，考慮如下情況周 圍溫度從-10。C變為+25。C然后變為+8(TC，這使得各個延遲元件的延遲時 間改變，并且由此使得(k-m)的值從100變為200然后變為300。
這里假設半個時鐘周期被指定為將用來延遲對象信號的延遲時間；在 此情況中，當周圍溫度分別為-l(TC、 +25卩和+80匸時，由計算電路32計 算出的延遲元件的數據分別為50、 100和150。因此，可以看出，無論溫 度如何改變，等于半個時鐘周期的延遲量被提供給對象信號。在提供延遲時間設置信息的另一方法中，由絕對時間Ta來指定延遲 時間。該方法是基于己知了基準時鐘的一個時鐘周期Tc的假設的。在此 情況下，將用來延遲對象信號的元件數目z被計算為z = (k-m) X(Ta/Tc)。
如在上面的示例中一樣，考慮如下情況周圍溫度從-10'C變為+25r 然后變為+80。C，這使得各個延遲元件的延遲時間改變，并且由此使得 (k-m)的值從100變為200然后變為300。
這里假設基準時鐘的一個時鐘周期Tc被給定為100 /xs并且絕對延遲 時間Ta為50 ms;在此情況下，當周圍溫度分別為-l(TC、 +25°C^n+80°C 時，由計算電路32計算出的延遲元件的數據分別為50、 100和150。因 此，可以看出，無論溫度如何改變，等于50/is的延遲量被提供給對象信 號。
在步驟S24中，計算電路32將在步驟S23中計算出的延遲元件數目z 作為選擇控制信號輸出給選擇電路31。隨即，選擇電路31選擇元件號為z 的延遲元件的輸出信號作為經延遲的信號。
如從圖4的測量電路2與圖11的延遲電路3之間的比較可以看出的， 多級延遲電路20和30以及選擇電路21和32在電路配置上分別相同。因 此，與先前引用的專利文獻1中公開的延遲信號生成電路的情況不同，在 多級延遲電路20的延遲元件Dl至Dn與多級延遲電路30的延遲元件DR1 至DRn之間沒有產生延遲時間差異。
因此，當通過多級延遲電路20延遲基準時鐘來測量與基準時鐘的一 個時鐘周期相對應的延遲元件數目(k-m)，并基于測得的值(k-m)來調 節用于延遲對象信號的延遲元件數目z時，如果多級延遲電路20和30的 延遲時間因外部環境(例如溫度和電壓)變化或由于制造工藝的差異而發 生改變，由于它們彼此抵消，因此可以實現高度精確的延遲調節而不會受 到外部環境的這種變化或制造工藝的差異的影響的延遲電路。因此，當將 本發明的可變延遲電路1應用到通過不同制造工藝生產的不同類型的半導 體電路時，所需要做的最多是改變設置在多級延遲電路中的延遲元件的級 數，而無需改變電路的基本配置。
圖11所示的多級延遲電路30和選擇電路31也可以利用圖8至圖10所示的配置來實現。
在上面的實施例中，判定電路23被描述為在基準時鐘的上升沿時對 輸入信號的邏輯狀態進行判定，然而替代地，判定也可以在下降沿時進
行。在該情況下，改變點檢測單元24檢測信號邏輯從"Hi"變為"Lo"的點。
此外，判定電路23可以使用上升沿和下降沿兩者作為信號邏輯判定 定時，并且改變點檢測單元24可以輸出各自信號邏輯發生改變的延遲元 件的元件號。在此情況下，延遲電路3可以基于提供比基準時鐘的一個時 鐘周期短的脈沖持續時間所對應的延遲時間的延遲元件數目，來調節用于 延遲對象信號的延遲元件數目z。然而，在此情況中，與基準時鐘的占空 比有關的信息變得必要。
根據本發明，提供了不受外部環境(例如溫度和電壓)變化的影響并 且即使在用于實現電路的裝配的半導體制造工藝改變時也不需要改變電路 的基本配置的延遲電路。
雖然上面參考優選實施例描述了本發明，然而本領域技術人員應當明 白，本領域的任何技術人員都可以作出各種修改和改變，并且歸入本發明 的真實精神和目的的范圍內的所有的這種修改和改變都落入如所附權利要 求限定的本發明的范圍之內。
工業應用
本發明可應用于裝配在半導體集成電路中的延遲電路以及用于調節這 種延遲電路的延遲時間的延遲時間調節方法。
權利要求
1.一種延遲元件延遲時間測量方法，包括將基準時鐘輸入到通過串聯連接多個延遲元件而構成的多級延遲電路中；在與所述基準時鐘同步的判定定時處，對順序地從多個延遲信號中選出的每個延遲信號的邏輯狀態進行判定，所述多個延遲信號是通過使所述基準時鐘經過一個或多個所述延遲元件來引入不同的延遲量而獲得的；從所述延遲元件中檢測出在所述判定定時處所述基準時鐘的邏輯狀態已經發生了改變的至少兩個延遲元件；以及通過取得所述時鐘信號分別到達所述檢測出的兩個延遲元件中的各延遲元件之前所經過的延遲元件的數目之間的差值，來確定提供所希望延遲時間的延遲元件的數目。
2. 如權利要求1所述的延遲時間測量方法，其中，所述所希望延遲時 間與所述基準時鐘的一個時鐘周期相對應。
3. 如權利要求1或2所述的延遲時間測量方法，其中，所述多級延遲 電路包括通過串聯連接N個延遲元件構成的后半部分多級延遲電路，N 是自然數，以及通過串聯連接(N+l) XN個延遲元件構成的前半部分多 級延遲電路，并且其中當從所述多級延遲電路選擇所述多個延遲信號時，分別從所述前半部 分多級延遲電路中每隔N個延遲元件輸出的延遲信號中的一個延遲信號被 選擇并且被輸入到后半部分多級延遲電路，并且分別從構成所述后半部分 多級延遲電路的所述延遲元件輸出的延遲信號中的一個延遲信號被選擇。
4. 一種延遲時間調節方法，用于基于由如權利要求1至3中的任一項 所述的延遲時間測量方法所確定的延遲元件的數目來調節將提供給規定輸 入信號的延遲時間，所述延遲時間調節方法包括配置所述多級延遲電路作為第一多級延遲電路；將所述輸入信號輸入到由串聯連接的多個延遲元件構成的第二多級延 遲電路中；通過將預定延遲時間設置值與由所述延遲時間測量方法確定的所述延 遲元件的數目相乘，來確定要用來讓所述輸入信號經過的延遲元件的數 目；以及從所述第二多級延遲電路提取經過了被確定為要使用的數目的延遲元 件而被延遲了的所述輸入信號。
5. 如權利要求4所述的延遲時間調節方法，其中，所示第二多級延遲電路包括通過串聯連接N個延遲元件構成的后半部分多級延遲電路，以及通過串聯連接(N+l) XN個延遲元件構成的前半部分多級延遲電路，并且其中當從所述第二多級延遲電路選擇所述多個延遲信號時，分別從所述第二多級延遲電路的所述前半部分多級延遲電路中每隔N個延遲元件輸出的延遲信號中的一個延遲信號被選擇并且被輸入到所述第二多級延遲電路的 所述后半部分多級延遲電路，并且分別從所述第二多級延遲電路的構成了 所述后半部分多級延遲電路的所述延遲元件輸出的延遲信號中的一個延遲 信號被選擇。
6. —種用于向輸入信號提供可變延遲量的可變延遲電路，包括多級延遲電路，所述多級延遲電路是通過串聯連接多個延遲元件而構成的；選擇單元，所述選擇單元選擇通過使基準時鐘經過一個或多個所述延 遲元件來引入不同的延遲量而獲得的多個延遲信號中的任一延遲信號；判定單元，所述判定單元在與所述基準時鐘同步的判定定時處，對由 所述選擇單元順序地從所述多個延遲信號中選出的每個延遲信號的邏輯狀 態進行判定；以及改變點檢測單元，所述改變點檢測單元從所述延遲元件中檢測在所述 判定定時處所述基準時鐘的邏輯狀態已發生了改變的至少兩個延遲元件， 并且其中所述時鐘信號分別到達所述檢測出的兩個延遲元件中的各個延遲元件 之前所經過的延遲元件的數目之間的差值，被用作提供所希望延遲時間的 延遲元件的數目。
7. 如權利要求6所述的可變延遲電路，其中，所述所希望延遲時間與 所述基準時鐘的一個時鐘周期相對應。
8. 如權利要求6或7所述的可變延遲電路，其中，所述多級延遲電路包括通過串聯連接N個延遲元件構成的后半部分多級延遲電路，N是自然數，以及通過串聯連接(N+l) XN個延遲元件構成的前半部分多級延 遲電路，并且所述選擇單元包括后半部分選擇單元，所述后半部分選擇單元選擇分別從構成所述后半部分多級延遲電路的所述延遲元件輸出的延遲信號中的一個延遲信號；以及前半部分選擇單元，所述前半部分選擇單元選擇分別從所述前半部分多級延遲電路中的每隔N個延遲元件輸出的延遲信號中的一個延遲信號，并且其中由所述前半部分選擇單元選擇的信號被輸入到所述后半部分選擇單元。
9. 如權利要求6至8中的任一項所述的可變延遲電路，其中，所述多 級延遲電路被配置為第一多級延遲電路并且所述選擇單元被配置為第一選擇單元，所述可變延遲電路還包括第二多級延遲電路，所述第二多級延遲電路是通過串聯連接多個延遲元件而構成的；計算電路，所述計算電路通過將預定延遲時間設置值與延遲元件的數 目之間的所述差值相乘，來確定要用來讓所述輸入信號經過的延遲元件的 數目；以及第二選擇單元，所述第二選擇單元從所述輸入信號被輸入到的所述第 二多級延遲電路提取經過了由所述計算單元確定的數目的延遲元件而被延 遲的所述輸入信號。
10. 如權利要求9所述的可變延遲電路，其中，所述第二多級延遲電 路包括通過串聯連接N個延遲元件構成的后半部分多級延遲電路，N是 自然數，以及通過串聯連接(N+l) XN個延遲元件構成的前半部分多級 延遲電路，并且所述第二選擇單元包括后半部分選擇單元，所述后半部分選擇單元選擇分別從構成了所述第二多級延遲電路的所述后半部分多級延遲電路的 所述延遲元件輸出的延遲信號中的一個延遲信號；以及前半部分選擇單 元，所述前半部分選擇單元選擇分別從所述第二多級延遲電路的所述前半部分多級延遲電路中的每隔N個延遲元件輸出的延遲信號中的一個延遲信號，并且其中由所述第二多級延遲電路中的所述前半部分選擇單元選擇的信號被輸 入到所述第二選擇單元中的所示后半部分選擇單元。
全文摘要
可變延遲電路1包括通過串聯連接延遲元件D1至Dn構成的多級延遲電路20；選擇單元21，選擇通過使基準時鐘經過一個或多個延遲元件D1至Dn來引入不同延遲量而獲得的一個延遲信號；判定單元23，在與基準時鐘同步的判定定時處，對順序地從多個延遲信號中選出的每個延遲信號的邏輯狀態進行判定；以及改變點檢測單元24，檢測在判定定時處基準時鐘的邏輯狀態發生改變的至少兩個延遲元件Dm和Dk，并且其中，時鐘信號在分別到達檢測出的兩個延遲元件Dm和Dk中的各個之前所經過的延遲元件的數目之間的差值(k-m)，被用作提供所希望延遲時間的延遲元件的數目。
文檔編號H03K5/153GK101627538SQ20078005214
公開日2010年1月13日 申請日期2007年3月30日 優先權日2007年3月30日
發明者前田正純 申請人:富士通株式會社