專利名稱：：模擬信號處理裝置的制作方法
技術領域：
：本發明涉及模擬信號處理裝置，特別涉及具有多個信號處理部的模擬信號處理裝置中的校正技術。
背景技術：
：在高速模擬/數字轉換中，一般大多使用并行型A/D轉換器(以下，也稱作"ADC"。)。在n位的并行型ADC的情況下，并聯配置(2n—l)個電壓比較器并對各電壓比較器施加比較基準電壓。各電壓比較器對所施加的比較基準電壓和模擬輸入信號進行比較，將其比較結果發送到編碼器，通過編碼器最終轉換為數字值。電壓比較器一般分為放大輸入的前置放大器部、和最終判定為"l"或"0"的值的鎖存器部。通過前置放大器部將比較基準電壓和模擬輸入信號放大到后級的鎖存器部能夠判定的電平為止，由此得到精度。但是，在并行型的ADC中，具有以下的問題當要提高分辨率時，電壓比較器的數量按照指數函數增加，電路規模的增大、功耗的增加、模擬信號輸入端子的輸入電容的增大變得顯著。此外，另一方面，考慮實現模擬電路時，針對半導體的制造工藝中的元件制造偏差和取決于工作時的周圍溫度的元件特性變動的對策成為大的課題。尤其是，CMOS工藝的進化(微小化)在數字電路中帶來了一般被稱為"縮放效應"的基于微小化的高集成化、高速化以及基于低電源電壓化的低功耗化。另一方面，在模擬電路中，伴隨低電源電壓化的模擬信號動態范圍的縮小、伴隨微小化的元件特性偏差的增大、以及與大規模數字電路的混裝引起的溫度變動等問題顯著。模擬信號動態范圍的縮小直接對信號的精度產生影響，為了實現內部元件的高精度化，帶來了元件尺寸的增大。此外，這引起了寄生電容的增加，作為結果阻礙高速化。此外，即使動態范圍縮小，通過被稱為kT/C噪聲的熱量產生的噪聲電平也不改變，為了降低該影響需要增大C(電容值)。但是，這使負荷增大，成為阻礙高速化的主要原因。以往，也有為了避免動態范圍的縮小而使用高電壓元件的情況，但這不產生"縮放效應"且在性能和成本方面是不利的。此外，以改善元件的特性偏差為目的，一般的方法是使用大的元件(例如，如果是晶體管則增大溝道長度)，但是這意味著與用于實現內部元件的高精度化的元件尺寸增大相同的情況，在實現高速化方面是不利的。作為控制元件的特性偏差的一個方法有校準法，但是現有技術大多通過設定校準期間，來中斷一定期間的正常工作來執行校準(參照非專利文獻13。)。但是，該方法在校準期間中中斷正常工作，從而限定了應用。與此相對，報告了在背景中進行校準的方法(參照非專利文獻4。)。根據該方法，沒有必要設定特別的校準期間，因此不限定應用，但是因為全部并聯，所以具有元件數量變多的問題。尤其是，在從信號輸入端子觀察的情況下，輸入部并聯連接，因此負荷變大，從而對高速化不利。此外，對模擬信號進行插值的手段對于解決上述問題有效，提出了很多報告(參照非專利文獻5、6。)。此外，還提出了組合模擬信號的插值和背景中的校準的技術(參照專利文獻1。)。但是，在現有的校準中，具有如下所述的兩個技術問題。為了正確進行插值需要校正偏差、共模以及增益，但是僅能校正偏差而不能校正增益。此外，使主序列比較器在校準中具有代理轉換工作的冗余性的比較器，在位置上與主序列比較器分開，因此不能保持電源條件、模擬信號布線、時鐘信號布線等的連續性。這在高速工作中成為問題，由于信號、電源的連續關系或順序反轉而不能進行正確的工作。如上所述，在現有的插值方法和校準方法中，不能進行插值點的正確校正。由此，為了得到預定的精度，強制依照設定為能夠確保相對精度的元件尺寸的、抑制插值點的誤差的現有設計方法。該現有設計方法不能受到"縮放效應"的好影響而在性能方面成為累贅。此外，在專利文獻1記載的方法中，配置上發生順序的反轉，因此在動態特性上存在問題。專利文獻1:日本特開2002-33663號公報專利文獻2:日本特開2003-218698號公報專利文獻3:日本特開2003-283335號公報非專利文獻1:YukoTamba，KazuoYamakido;ACMOS6b500MSample/sADCforaharddiskdrivereadchannel,IEEEInternationalSolid-StateCircuitsConference，vol.XLII，pp.324-325，February1999.非專利文獻2:JoeSpalding,DeclanDalton;A200Msample/s6bflashADCin0.6µmCMOS,正EEInternationalSolid-StateCircuitsConference,vol.XXXIX,pp.320-321，February1996.非專利文獻3:IuriMehr，DeclanDalton;A500-MSample/s，6-bitNyquist-rateADCfordisk-driveread-channelapplications,IEEEJournalofSolid-StateCircuits,vol.34,pp.912-920，July1999.非專禾(i文獻4:SanrokuTsukamoto，IanDedic，ToshiakiEndo，Kazu-yoshiKikuta,KunihikoGoto,OsamuKobayashi;ACMOS6-b,200MSample/s，3V-supplyA/DconverterforaPRMLreadchannelLSI,IEEEJournalofSolid-StateCircuits,vol.3l,pp.1831-1836,November1996.非專利文獻5:MSteyaert,R.Roovers,J.Craninckx;A100MHz8bitCMOSinterpolatingA/Dconverter,1993IEEECustomlntegratedCircuitsConference,May1993.非專禾ll文獻6:HiroshiKimura，AkiraMatsuzawa，TakashiNakamura，ShigekiSawada;A10-b300-MHzinterpolated-parallelA/Dconverter,正EEJoumalofSolid-StateCircuits,vol.28,pp.438-446,April1993.
發明內容本發明的目的在于，通過在ADC等中使用的模擬信號處理裝置，實現高速化和高精度化。本發明的模擬信號處理裝置，對所輸入的模擬輸入信號進行處理，該模擬信號處理裝置的特征在于，該模擬信號處理裝置具有電壓選擇部，其從多個比較基準電壓中選擇預定的比較基準電壓；運算部，其對所述預定的比較基準電壓和所述模擬輸入信號進行運算處理；比較部，其針對所述多個比較基準電壓具有至少一個以上的多個判定點，輸入所述運算部的輸出；以及連接部，其控制所述運算部和所述比較部之間的連接，所述運算部具有能夠校正的第1信號處理部，所述第1信號處理部的設置數量比針對所述多個比較基準電壓的必要數量多M個以上(M是自然數)，當N個(N是自然數并且N蕓M)第I信號處理部處于校正工作中時，所述連接部對具有不處于所述校正工作中的第1信號處理部的運算部和所述比較部進行連接。根據本發明，能夠通過使用插值來抑制元件數量并且能夠校正在背景中通過插值產生的誤差，還能夠通過校正來消除元件偏差的影響。圖1是表示本發明的第1實施方式中的并行型ADC的結構例的圖。圖2是表示構成前置放大器部的前置放大器的結構例的圖。圖3是表示構成前置放大器部的前置放大器的其他結構例的圖。圖4是表示本發明的第2實施方式中的并行型ADC的結構例的圖。圖5是表示構成鎖存器部的鎖存器的一結構例的圖。圖6是表示本發明的第3實施方式中的并行型ADC的結構例的圖。圖7是表示本發明的第4實施方式中的并行型ADC的結構例的圖。圖8是表示圖7所示的增益控制部72的結構例的圖。圖9是表示本發明的第4實施方式中的并行型ADC的其他結構例的圖。圖10是表示在第1實施方式所示的并行型ADC中設置了增益控制部的情況下的前置放大器和增益控制部的結構例的圖。圖11是表示在第1實施方式所示的并行型ADC中設置了增益控制部的情況下的前置放大器和增益控制部的結構例的圖。圖12是用于對本實施方式中的插值鎖存器的結構和校正進行說明的圖。具體實施例方式以下，根據本發明的實施方式。(第l實施方式)圖1是表示應用了本發明的第1實施方式的模擬信號處理裝置的并行型A/D轉換器(并行型ADC)的結構例的圖。第1實施方式中的并行型ADC將所輸入的模擬輸入信號Vin轉換為5比特的數字信號D0—D4。在圖1中，Vref是以基準電壓為基礎生成多個比較基準電壓的基準電壓產生部。基準電壓產生部Vref對電壓VRH和電壓VRL間進行分壓(本實施方式中進行電阻分壓)，生成比較基準電壓VrO、Vr2、...、Vr32。MPX1是從由基準電壓產生部Vref生成的多個比較基準電壓VrO、Vr2.....Vr32中選擇輸出的比較基準電壓的電壓選擇部。在本實施方式中，電壓選擇部MPX1由具有多個開關MAO、MA1、...、MA17的復用器構成。Pre—Amp是輸入由電壓選擇部MPX1選擇的比較基準電壓和模擬輸入信號Vin的前置放大器部，由對所輸入的比較基準電壓和模擬輸入信號Vin進行運算處理的多個前置放大器PO、Pl、...、P17構成。各前置放大器PO、Pl.....P17輸入所選擇的比較基準電壓和模擬輸入信號Vin，對運算處理所得的比較基準電壓和模擬輸入信號Vin的差電壓進行放大并輸出。MPX2是控制構成前置放大器部Pre—Amp的前置放大器PO、Pl、...、P17，和構成鎖存器部Latch的鎖存器LAO、LAI.....LA32的連接的連接部。連接部MPX2由具有多個開關MBO、MB1.....MB17的復用器構成。鎖存器部Latch用于最終判定為"r或"O"的值。鎖存器部Latch由多8個鎖存器LA0、LA1、...、LA32構成，各鎖存器LA0、LA1、…、LA32針對比較基準電壓具有至少1個以上的很多判定點并輸出判定結果。這里，為了緩和在負荷中產生差異而設置了鎖存器LA0和LA32。IO是編碼器，對來自鎖存器部Latch的輸出T1、T2、...、T31進行編碼并輸出數字信號D0—D4。第1實施方式中的并行型ADC通過前置放大器部Pre—Amp進行背景中的校準，由此對各前置放大器部P0P17所具有的特性偏差進行補償，從而改善精度。對于構成前置放大器部Pre—Amp的前置放大器的數量，如果是5比特的數字信號則沒有必要設置18個，但是在本實施方式中如圖1所示，設置多于必要數量的數量，并且某個前置放大器進行校正工作的情況下，由鄰接的前置放大器進行正常工作。在圖1中，示出了在前置放大器部Pre—Amp內的前置放大器P2中進行校準的情況。在前置放大器P2中進行校準的情況下，經由開關MA2將比較基準電壓Vr2輸入前置放大器P2，以此為基礎進行校準。此時，經由開關MA1將比較基準電壓Vr2輸入鄰接的前置放大器Pl，同樣經由開關MA3將比較基準電壓Vr4輸入同樣鄰接的前置放大器P3，前置放大器P1、P3分別放大與模擬輸入信號Vin之間的差電壓。各開關MB0MB16適當控制前置放大器部Pre—Amp后級的連接部MPX2，將除校準中的前置放大器P2的輸出外的各前置放大器P0P17的輸出傳遞到具有插值功能的鎖存器LA0LA32。鎖存器LA0LA32中的、與前置放大器直接連接的鎖存器(例如LA2、LA4等)以其連接的前置放大器輸出為基礎判定比較基準電壓和模擬輸入信號Vin的大小關系。此外，與兩個前置放大器輸出連接的插值鎖存器(例如LA1、LA3等)以各個前置放大器輸出的平均為基礎進行判定，因此將所連接的前置放大器的比較基準電壓的中點為虛擬的判定點來判定與模擬信號Vin之間的大小關系。最終將這些鎖存器LAOLA32的輸出送到編碼器10而進行編碼并轉換為數字值。圖2示出構成前置放大器部Pre—Amp的前置放大器P0P17的一結構例。在前置放大器的校準執行中，設為閉合開關SWll、SW12、SW13x，打幵開關SW13的狀態。由此，在由差動級的兩個MOS晶體管M15、M16的柵極接收到比較基準電壓Vref的狀態下進行放大，并在電容Cll、C12中對該放大的電壓進行記錄。接下來，通過設為打開開關SWll、SW12、SW13x，閉合開關SWI3的狀態，在電容Cll、C12中保持該電壓，結果在MOS晶體管Mll、M12中保持比較基準電壓Vref輸入時的電流值。通過MOS晶體管M13、M14放大模擬輸入信號Vin的信號電平和比較基準電壓Vref之差，作為輸出Vout進行輸出。圖3示出構成前置放大器部Pre—Amp的前置放大器P0P17的其他結構例。圖3所示的前置放大器設置用于存儲比較基準電壓Vref的存儲部，使其分別直接存儲比較基準電壓Vref。放大器AMP21通過開關SW21對反轉輸入端子和輸出進行短路，由此虛擬接地到非反轉端子的電位。與此同時，通過設為閉合幵關SW22x，打開開關SW22的狀態，將比較基準電壓Vref提供給電容C21。由此，在電容C21中，當設電容C21的電容值為C時，蓄積O(Vref—GND)的電荷。接著通過打幵使放大器AMP21的輸入輸出短路的開關SW21,然后打幵幵關SW22x、閉合開關SW22，向電容C21施加比較基準電壓Vref和模擬輸入信號Vin的差電壓(Vref—Vin)。此時，在電容C21和放大器AMP21之間的節點上沒有電荷泄漏的路徑，差電壓(Vref—Vin)根據電荷守恒定律出現在電容C21和放大器AMP21之間的節點上。由此，差電壓(Vref—Vin)由放大器AMP21放大，作為輸出Vout傳遞到鎖存器。在表1中，示出圖1所示的并行型ADC中的前置放大器部Pre—Amp中的實際校準設定。在表1中，示出輸入到各前置放大器P0P17的比較基準電壓和各前置放大器P0P17的狀態，斜體文字表示校準中，普通的文字表示正常工作中。通過配置比必要數量多一個的前置放大器部Pre—Amp內的前置放大器，并依次執行校準，能夠執行正常工作并且在背景中執行校準。如10<table>tableseeoriginaldocumentpage11</column></row><table>圖1所示的狀態與表1中的狀態S32的狀態相當。在這樣進行插值的情況下，以往存在位于后級的鎖存器部Latch也不能正常工作的問題，但是在本實施方式中，通過在前置放大器部Pre—Amp和鎖存器部Latch之間設置連接部MPX2，能夠解決該問題。(第2實施方式)接下來，對第2實施方式進行說明。圖4是表示應用了本發明的第2實施方式模擬信號處理裝置的并行型ADC的結構例的圖。第2實施方式中的并行型ADC將所輸入的模擬輸入信號Vin轉換為5比特的數字信號D0—D4。在圖4中，Vref是以基準電壓為基礎生成多個比較基準電壓的基準電壓產生部。基準電壓產生部Vref對電壓VRH和電壓VRL間進行分壓(本實施方式中進行電阻分壓)，生成比較基準電壓VRL(VrO)、Vr2、Vr4、…、Vr30、VRH(Vr32)。Pre—Amp是輸入基準電壓產生部Vref中生成的比較基準電壓VrO、Vr2、...、Vr32和模擬輸入信號Vin的前置放大器部，由對所輸入的比較基準電壓和模擬輸入信號Vin進行運算處理的多個前置放大器PO、Pl、...、P16構成。各前置放大器PO、Pl.....P16輸入比較基準電壓和模擬輸入信號Vm，對運算處理所得的比較基準電壓和模擬輸入信號Vin的差電壓進行^:大并輸出。MPX2是控制構成前置放大器部Pre—Amp的前置放大器P0、Pl、，..、P16，和構成鎖存器部Latch的鎖存器LB—2、LB—1、LBO、LB1、...、LB+5的連接的連接部。連接部MPX2由具有多個開關MC—2、MC—1、MCO、MC1、...、MC+5的復用器構成。鎖存器部Latch用于最終判定為"1"或"0"的值。鎖存器部Latch由多個鎖存器LB—2、LB—1、LBO、LB1、...、LB+5構成，各鎖存器LB—2、LB—1、LBO、LB1、...、LB+5針對比較基準電壓具有至少1個以上的多個判定點并輸出判定結果。MPX3是控制構成鎖存器部Latch的鎖存器LB—2、LB—1、LBO、LB1、...、LB+5，和編碼器40的輸入T0、Tl.....T32的連接的連接部。編碼器40對來自鎖存器部Latch的輸出TO、Tl.....T32進行編碼并輸出數字信號D0—D4。圖5示出構成鎖存器部Latch的鎖存器的一結構例。此外，表2表示圖4所示的并行型ADC中的鎖存器部Latch中的實際校準設定。在表2中，示出各鎖存器LB—2、LB_1、LBO、LB1、...、LB+5，和編碼器40的輸入T0、Tl.....T32的連接。這里，在表2中，Cal表示校準中，NC表示非連接狀態。圖4所示的狀態與表2所示的狀態S6相當。在鎖存器中進行的校準用于消除實際進行插值的鎖存器的偏差，執行校準的鎖存器切斷與前置放大器P0P16的連接，通過設為圖5所示的狀態消除鎖存器本身的偏差。在鎖存器的校準執行中，設為閉合開關SW31、SW32、SW333x、SW34x，打開開關SW33、SW34的狀態。由此，在用差動級的兩個MOS晶體管M45、M46的柵極接收到第1電壓V31的狀態下進行放大，并在電容C41、C42中對該放大電壓進行記錄。此處，作為第l電壓V31，例如也可以使用共模電位(Vcm)。接下來，通過設為打開開關SW31、SW32、SW33x、SW34x，閉合開關SW33、SW34的狀態，在電容C41、C42中保持該電壓。通過MOS晶體管M43、M44進行與前置放大器輸出A31、A32相關的放大處理，作為與前置放大器輸出A31、A32對應的輸出Vout進行輸出。在進行鎖存器的校準的情況下，與執行校準的鎖存器(在圖4所示的例子中為鎖存器LB6、LB7、LB8)鄰接的鎖存器(同樣地為LB4、LB5、LB9)也同時切斷與前置放大器之間的連接，通過設置在編碼器40和鎖存器部Latch之間的連接部MPX3排除其輸出。由此，能夠校準鎖存器并且進行正常工作。<table>tableseeoriginaldocumentpage14</column></row><table>(第3實施方式)接下來，對第3實施方式進行說明。圖6是表示應用了第3實施方式的模擬信號處理裝置的并行型ADC的結構例的圖。第3實施方式中的并行型ADC將所輸入的模擬輸入信號Vin轉換為3比特的數字信號DO—D2。這里，在圖6中用單一結構進行記述。在圖6中，SaOSa6是開關，選擇對電壓VRH和電壓VRL間進行分壓而得到的比較基準電壓VrO、Vr2.....Vr6并輸出。對與前置放大器Pi(i=06)連接的電容(電容值C)，在正常工作時經由開關Sbi提供模擬輸入信號Vin，在校準時經由開關Sbix提供比較基準電壓Vref。在校準時通過開關Sbig將電容和前置放大器Pi的節點接地(接地電位)，對電容充電C(Vref—GND)的電荷。然后，通過斷開幵關Sbig而將電容和前置放大器之間的節點從接地狀態切斷，由此保持電容和前置放大器間的電荷，作為結果在電容中存儲比較基準電壓Vref。此外，在校準時，前置放大器Pi對接地電位進行放大并傳遞到鎖存器LC，與第2實施方式同樣地，鎖存器以該值為基礎進行偏差消除，由此設定接地電位輸入時的前置放大器的輸出設定為閾值電壓。如上所述，消除從前置放大器Pi到鎖存器LC間的偏差。此外，在其后的正常工作狀態中，通過向電容提供模擬輸入信號Vin，而向前置放大器傳遞差電壓(Vref—Vin)。由此，能夠實現所存儲的比較基準電壓Vref和模擬輸入信號Vin之間的比較工作。這里，在圖6中，61是對各鎖存器LC和編碼器60的輸入的連接進行控制的連接部，60是對來自鎖存器的輸出進行編碼并輸出數字信號DO—D2的編碼器。表3表示圖6所示的并行型ADC中的實際校準設定。在表3中，示出了輸入到各前置放大器P0P6的比較基準電壓和各前置放大器P0P6的狀態，以及各鎖存器LCO、LC1、...、LC+5的判定點。這里，在表3中，斜體文字表示校準中，粗體字表示非連接狀態，特別是"x"表示無效的狀態。此外，標以下劃線表示虛擬的比較基準電壓。圖6所示的狀態與表3所示的狀態S3相當。表3<table>tableseeoriginaldocumentpage16</column></row><table>的結構例的圖。第4實施方式中的并行型ADC將所輸入的模擬輸入信號Vin轉換為3比特的數字信號D0—D2。71是對各鎖存器LD和編碼器70的輸入的連接進行控制的連接部，70是對來自鎖存器的輸出進行編碼并輸出數字信號D0—D2的編碼器。第4實施方式中的并行型ADC在第3實施方式中的并行型ADC中，還具有增益校正功能，表4表7表示其工作設定。在表4表7中，示出用于通/斷控制各開關等的控制信號的狀態、輸入到各前置放大器P0P6的比較基準電壓、以及各鎖存器LD0LD12的判定點等，詳細地說，表4和表6表示各控制信號，表5和表7表示輸入到各前置放大器P0P6的比較基準電壓以及各鎖存器LD0LD12的判定點等。這里，表4和表5示出從初始狀態到狀態S8(S8')，表6和表7示出與此連續的狀態S9以后的狀態。在表4表7中，斜體文字與校準中的狀態對應，粗體字與非連接狀態對應，特別是"x"表示無效的狀態。此外，括號表示增益未調整，下劃線表示虛擬的比較基準電壓。此外，在表4表7中，在各控制信號中，"H"表示設為閉合對應的開關的狀態，"L"表示設為打開對應的開關的狀態。此外，在具有相對于與控制信號對應的幵關處于標以下標"x"的互補關系的開關的情況下，互補關系的開關在"H"時處于打開的狀態，在"L"時處于閉合的狀態。以下，參照圖7對第4實施方式進行說明。例如，在表4中和表5中的狀態S3中，前置放大器P2、P3通過鎖存器進行偏差消除。對前置放大器P2輸入了比較基準電壓Vr4狀態時的前置放大器輸出經由開關So2作為信號SoJN傳遞到增益控制部72并進行存儲。此時，圖8所示的增益控制部72內的基準電路也同樣地經由開關Sg3輸入比較基準電壓Vr6作為信號SgJN，使該輸出存儲在增益控制部72內。接著，斷開用于增益校正的P2的偏置用開關Sz2g，從而設為比較狀態，切換開關Sc2、Sc2x的通漸，作為輸入輸入鄰接的比較基準電壓Vr6并使其放大，將其輸出傳遞到增益控制部72。此時，增益控制部72內的基準電路通過開關Sg3輸入比較基準電壓Vr4。表I圜亂暨SB暨暨S暨Sgs闢超暨暨sss暨錢暨sssss呂暨暨錢s暨暨暨SSBS錢暨SSSBS暨暨暨SSSSS暨暨暨錢理B暨S暨暨暨SS3SSUSS暨暨暨暨暨錢錢錢ssssusy四暨暨暨s暨錢,錢疆國國o翳園s暨s韁錢錢,錢i,s錢s,暨暨s疆錢疆疆暨s錢HSS,醫sssaE暨ssisi錢00翳s3ss暨錢暨暨暨SSS暨譯S錢E1SS錢,醫疆暨s暨錢暨錢髓sssss錢暨s錢S錢詰錢s5暨s韆,s錢暨i錢暨醫S錢錢翳S錢SESSSS暨SS錢暨暨錢錢暨s錢ss替錢暨暨醫理暨四疆暨暨is錢齧sl錢暨BOSs暨錢錢sssslo^o錢ss暨錢醫s錢i錢扱暨扱韆s錢s時s暨錢韁饅暨ES讀暨暨扱髓錢錢SS錢暨暨錢暨s闢錢鼷暨暨暨國s錢s騸ssssnsslssssss錢s暨錢i錢sE腦眉glsi9園園l^^si3暨s疆錢錢sss暨s錢錢錢暨s暨s,暨暨錢s暨錢錢錢錢eg暨暨暨s錢暨3sss畺s暨暨暨5e_竊一腳18表5<table>tableseeoriginaldocumentpage19</column></row><table>表6PartT]VrefGainCatEsniiiaiiiiiauEHiuuuETEiizauaiaiaiiiaraiiiaiaiiEr3n1zifz1111111n11n1am1ETHHIiaiZlElDUiaililllllET3Ull理aBE1E111I9E1ETdilUllElElIlIlElKlCiCilllElIlHIlKlIlI91SIlIIIliilGtiaCat.Com.lauciiJiiiiiinDuuiasiiniimoDHtllSiaOEDBS,UUUl，UEOUIi]，，UKatSt91Sl，UI羅Jlft3UiUl，19UI3理BS^3DIOHIlIllZiiaElIl[lIl[lElI10l暨理S翌理圓11111911111111111四111191101§，》結理01PIlll理理llKlirailDlflU^IUlKlilIlIlI]DOD^lEiailElilIlIlHflI9HM肌細ElIlEIDDQI]i3BUILliliflIIIXOOCIOillII]if3IJUiJ面翌----------------EilIIOIJa面BI舊E3E3錢UIIIIIIElil週IIIIIBU'10D匿報鵬E3iaOOOIIlEI11匿E3E]JElDIIIOB1313IIflL11UEJUElllBDn!!IIIOf3E3DBilaiaiiHEinnlE3CIOEIIElE]II]OI9BilEIClIUC]IlilUOIIllIlilIIIiiaE3B舊HEOEziEziiiHHiaiiiam鵬鵬蘭uumra，UUUUEJEJCIHIllll9Dfl3HIlHIlUm理舊HHIlUUUUEIElCil9ilIIIiraEIE2BDia，UIlUfHUUIHUI理DiE2EZIiZiKlfZI四IIiaDDD舊izi[inM畫uiaiiiiiiiii麗iiiitiuamDIUWIMJHIlH，MI，Ml，n，I，0!UH面Za畫I!Il[lIlIllIIUIIlfaUfll&lllEltlllDll面D，nuHUUiift靈EZiuuiaii，Muuiiiim邁IHDIIlHIl理iaHElEZi[lllI9瞎理ElIlllEmm舊!9iiEiiiuiiiiniiiiiriiiiEi[ii:鵬iiBn舊E9MHl柳tl!ll，i!IMi9t遷r湖匿，EIE]BBBI;ElEZR，lMHIH，iaUlIL，Ul，UDDDMEIIIIi3lllJIMIll9IillllKIUIlUillimDiEll!IlIlIl理fZlEl理ilIl，IlMISilHDDBi鵬匿，ElllUHIlO,IiHL，理El[iaHU面國niiraPHaaii理ii理iiiitzie3EiEii3EiBaBa表7堪2殖豕絲IA對《-酬S'室1*>1MJSs效:姿M2蕓232T1g萄1lap.K.妾S5T姜妻歪>M124MIsSI樹含l食rlIs1KAod-A妄妄蕓zd婦iI.sISMS涯A￡多蔓吝9d塞dEYtsd.w一15sJarwma!顯，A*巷叫到M圓.一接一lJ空-y劉jar.婆￥晝￡.8一>至"|.敏*|老21在增益控制部72內對通過前置放大器P2放大的差電壓(Vr4—Vr6)、和經由基準電路放大的差電壓(Vr6—Vr4)進行比較并根據該結果通過進行校正使其與前置放大器的增益相關的部分作為負反饋發揮作用，由此進行增益校正。在第4實施方式中，各前置放大器通過這樣使用共同的基準電路來用共同的基準來執行增益校正。圖8表示圖7所示的增益控制部72的結構例。在圖8中，放大器部AMPz由圖7所示的前置放大器Pi、開關Szig以及與電容全部相同的復本構成。例如，在表4中和表5中的狀態S3中，放大器部AMPz經由開關Sg3輸入電壓Vr6，同時使電容一AMPz間接地。此時，輸入比較基準電壓Vr4并將通過開關Sz2g將其與地面接地中的前置放大器P2輸出經由開關So2輸入到增益控制部72內的電容中。放大器CMPz以該兩個輸出為基礎，通過接通開關SWz來與后述的插值CMP同樣地消除偏差。接下來，轉移到狀態S3'，使開關SWz斷開，使Szig相當的開關斷開并通過開關Sg2將放大器部AMPz輸入切換為電壓Vr4。由此，放大器部AMPz執行G(Vr4—Vr6)的運算并輸出到放大器CMPz的一個電容。同時，前置放大器P2通過從接通開關Sc2x切換到接通開關Sc2,輸入電壓Vr6并按照增益G'進行放大。該輸出成為G'(Vr6—Vr4)，經由開關So2輸入到增益控制部72內的另一個電容。放大器CMPz判定該兩個電容的電壓變動的差G(Vr4—Vr6)—G，(Vr6—Vr4)。該差即與(G—G，)的差相當，輸出該判定結果。根據該判定結果，為了發揮負反饋作用，對與前置放大器的增益關聯的部分，通過開關Sf2返回到前置放大器P2，由此校正前置放大器Pl的增益G，直到成為G'二G為止。在圖8中作為前置放大器的電路例將結果返回到PM0S負荷的柵極。因為增益控制部72對于所有的前置放大器是共同的，所以例如即使有誤差也全部具有相同的誤差，能夠消除進行插值時的增益誤差所造成的誤差。這里，在上述說明中，對在第3實施方式所示的并行型ADC中設置了增益控制部72的情況進行了說明，但是也可以如圖9所示在第1實施方式所示的并行型ADC中設置增益控制部91。圖10、圖11表示在第1實施方式所示的并行型ADC中設置了增益控制部91的情況下的前置放大器P2和增益控制部。圖IO示出前置放大器P2構成為圖2所示的情況，圖11示出前置放大器P2構成為圖3所示的情況。無論哪種情況，都能夠通過增益控制部內的放大器IOI，將各前置放大器輸出控制為相同的電位。圖12是用于對上述的本實施方式中的插值鎖存器的結構和校正進行說明的圖。在放大器AMPO、AMP2分別輸入基準電壓Vrefl)、Vref2時，放大器CMPO、CMP1、CMP2經由開關SW1使輸入輸出短路，由此電容和放大器CMPO、CMP1、CMP2間的節點與地面虛擬接地，也能夠消除偏差。與此同時對放大器AMPO、AMP2和電容間施加基準電壓Vref輸入時的輸出，通過設為斷開開關SW1，放大器CMPO、CMP1、CMP2在電容中存儲基準電壓VrefO、Vref2輸入時的AMPO、AMP2的輸出。接著，通過切換開關SW1、SWr，對放大器AMPO、AMP2施加模擬輸入信號Vin，放大器AMPO、AMP2對其進行放大。因為開關斷幵，所以電容和放大器CMPO、CMP1、CMP2間的節點成為浮動狀態，放大器AMPO、AMP2和電容間的電位變動部分根據電荷守恒定律，以地面為基準出現在電容和放大器CMPO、CMP1、CMP2中。艮P，當設放大器的增益為G時，分別對放大器CMPO、CMP2加G(Vin-VrefO)、G(Vin—Vref2)(設為地面二OV)。此夕卜，對放大器CMP1施加G{Vin—(Vref0+Vref2)/2}。其通過與電壓VrefO和電壓Vref2的中間電壓相等的插值能夠虛擬地與電壓Vrefl相當的電壓進行比較。但是，實際上放大器的增益G不相同，因此即使校正偏差在進行插值時其也成為誤差。這里，上述實施方式都只不過示出了實施本發明的具體實際的一個例子，不能由此對本發明的技術范圍進行限定性解釋。即，本發明在不脫離其技術思想，或者其主要特征的情況下能夠以各種形式進行實施。23產業上的可利用性如上所述，根據本發明，能夠通過插值抑制元件數量并且能夠校正在背景中通過插值產生的誤差，由此能夠實現高精度化，并且通過校正來消除元件偏差的影響，由此能夠使用可得到縮放效應的小尺寸元件并且實現高速化。權利要求1.一種模擬信號處理裝置，其對所輸入的模擬輸入信號進行處理，該模擬信號處理裝置的特征在于，該模擬信號處理裝置具有電壓選擇部，其從多個比較基準電壓中選擇預定的比較基準電壓；運算部，其對所述預定的比較基準電壓和所述模擬輸入信號進行運算處理；比較部，其針對所述多個比較基準電壓具有至少一個以上的多個判定點，輸入所述運算部的輸出；以及連接部，其控制所述運算部和所述比較部之間的連接，所述運算部具有能夠校正的第1信號處理部，所述第1信號處理部的設置數量比針對所述多個比較基準電壓的必要數量多M個以上(M是自然數)，當N個(N是自然數并且N≤M)第1信號處理部處于校正工作中時，所述連接部對具有不處于所述校正工作中的第1信號處理部的運算部和所述比較部進行連接。2.根據權利要求1所述的模擬信號處理裝置，其特征在于，所述能夠校正的第1信號處理部具有存儲所述預定的比較基準電壓的存儲部。3.根據權利要求1所述的模擬信號處理裝置，其特征在于，所述模擬信號處理裝置具有進行所述第1信號處理部的校正的共同的校正控制部。4.根據權利要求1所述的模擬信號處理裝置，其特征在于，所述比較部具有能夠校正的多個第2信號處理部，所述第2信號處理部的設置數量比針對所述多個比較基準電壓的必要數量多X個以上(X是自然數)，當Y個(Y是自然數并且Y蕓X)第2信號處理部處于校正工作中時，對不處于所述校正工作中的所述第1信號處理部和具有不處于所述校正工作中的第2信號處理部的比較部進行連接。5.根據權利要求4所述的模擬信號處理裝置，其特征在于，所述第l信號處理部和所述第2信號處理部分別具有存儲所述預定的比較基準電壓的存儲部。6.根據權利要求4所述的模擬信號處理裝置，其特征在于，所述模擬信號處理裝置具有進行所述第1信號處理部的校正的共同的第1校正控制部、和進行所述第2信號處理部的校正的共同的第2校正控制部中的至少一個。7.—種模擬信號處理裝置，其對所輸入的模擬輸入信號進行處理，該模擬信號處理裝置的特征在于，該模擬信號處理裝置具有運算部，其對預定的比較基準電壓和所述模擬輸入信號進行運算處理；比較部，其針對所述多個比較基準電壓具有至少一個以上的多個判定點，輸入所述運算部的輸出；以及連接部，其控制所述運算部和所述比較部之間的連接，所述比較部具有具備校正功能的第1信號處理部，所述第1信號處理部的設置數量比針對所述多個比較基準電壓的必要數量多x個以上(x是自然數)，當Y個(Y是自然數并且Y^X)第1信號處理部處于校正工作中時，所述連接部對所述運算部和具有不處于所述校正工作中的第1信號處理部的比較部進行連接。8.根據權利要求7所述的模擬信號處理裝置，其特征在于，所述第1信號處理部具有存儲所述預定的比較基準電壓的存儲部。9.根據權利要求7所述的模擬信號處理裝置，其特征在于，所述模擬信號處理裝置具有進行所述第1信號處理部的校正的共同的第1校正控制部。10.—種AD轉換器，其特征在于，所述AD轉換器具有權利要求1所述的模擬信號處理裝置；以及信號轉換部，其對所述模擬信號處理裝置的輸出進行編碼，并轉換為數字信號。11.根據權利要求10所述的AD轉換器，其特征在于，所述AD轉換器是在所述模擬信號處理裝置中對所述模擬輸入信號進行并行處理的并行型AD轉換器。全文摘要一種模擬信號處理裝置具有對多個比較基準電壓和模擬輸入信號進行運算處理的運算部；針對比較基準電壓具有至少一個以上的多個判定點，并輸入運算部的輸出的比較部；以及控制運算部和比較部之間的連接的連接部，運算部具有能夠校正的多個第1信號處理部，其設置的數量比針對多個比較基準電壓的必要數量多，當某一個第1信號處理部處于校正工作中時，對具有不處于校正工作中的第1信號處理部的運算部和比較部進行連接，通過插值抑制元件數量并且還校正在背景中通過插值產生的誤差，并且能夠通過校正元件偏差的影響而使用小尺寸元件，能夠實現高精度化和高速化。文檔編號H03M1/36GK101563846SQ20078004551公開日2009年10月21日申請日期2007年2月22日優先權日2007年2月22日發明者塚本三六申請人:富士通株式會社