專利名稱：鎖相環路全頻多模分頻器的制作方法
技術領域：
鎖相環路全頻多模分頻器技術領域：
本實用新型涉及一種分頻器結構。背彔技太現有多模分頻器通常使用雙模分頻器，如N/N+1 (N為2的n次方項， n為正整敫)雙模分頻器，再用2個計數器A計數器和M計數器(M〉A) 記數換模，先記數A個N+1，再記數M—A個N，得到分頻數為MN+A，此類 雙模分頻器結構簡單，容易實現。但對于計數器通常需要較多邏輯門實現， 在芯片中占用較大面積，功耗較大；且對于整數分頻不易全面覆蓋范圍， 分頻數不易1 X任意選取，并且換模時容易產生毛刺(spur)，直接影響 PLL環路性能。發明內存1本實闬新型的主要目的是提供一種結構簡單、成本低、分頻能力強 的鎖相環路全頻多模分頻器。為實現上述目的，本實用新型提出一種鎖相環路全頻多模分頻器，包括若干2/3分頻核心單元， 一一串聯；所述2/3分頻核心單元包括雙模分 頻器、分頻范圍擴展邏輯電路；所述分頻范圍擴展邏輯電路連接于所述雙 模分頻器輸出端與分頻控制端之間，且具有多個用于編碼的輸入端。上述的鎖相環路全頻多模分頻器，所述分頻范圍擴展邏輯電路包括--二選一門，該二選一門的一輸入端用于連接前級二選一門的輸出端，另一 輸入端連接于本級雙模分頻器的輸出端。較優選的實施方案是，所述分頻 范圍擴^^:電路包括二選一門、第一或門、第二或門、與門、反相器、 與非門；所述二選一門一輸入端連接所述雙模分頻器的輸出端，其控制端 與第一或門一輸入端共接；所述第二或門一輸入端與所述雙模分頻器的輸 出端連接；所述第一、第二或門的輸出端分別連接所述與門輸入端，所述 與門輸出端連接反相器輸入端，所述反相器輸出端連接所述與非門一輸入 端，所述與非門輸出端連接所述雙模分頻器分頻控制端。
或所述分頻范圍擴展邏輯電路包括或門、反相器、與非門；所述或門 一輸入端與所述雙模分頻器的輸出端連接，另一輸入端與其輸出端相接； 所述或門的輸出端與所述反相器輸入端相連接，所述反相器輸出端與所述 與非門一輸入端相連接；所述與非門輸出端與所述雙模分頻器分頻控制端 相連接。上述的鎖相環路全頻多模分頻器，所述雙模分頻器包括第一 D觸發器、 第二D觸發器、與非門、與門，所述第一D觸發器Q端與所述與門一輸入 端連接，所述第二D觸發器Q端與所述與門另一輸入端連接「所述與門輸 出端與所述第二 D觸發器D端連接，所述第二 D觸發器Q端與所述與非門 一輸入端連接，所述與非門輸出端與所述第一D觸發器D端連接。所述第 一D觸發器、第二D觸發器為主從觸發器。本實用新型的多模分頻器屬于異步分頻器，可以解決全頻道從1 X(X 為任意正整數)的分頻，并且結構簡單，所需門電路少，靜態功耗低，可 以采用各種邏輯門方式實現，占用芯片面積更小。另外，其調模方式非常 簡單，只要把所需分頻數換算成二進制數，分頻數就是二進制數換算成的 相應的十迸制數，加到分頻器控制位上即可得到相應的結果。本實闬新型分頻器適用于各種半導體工藝，易于實現。本實用新型的分頻器，還可以根據具體系統要求，簡化電路，縮減分 頻范圍，最小可以把范圍縮減在2- 2"+'-1 (n為位數)。
圖1是本實用新型的多模分頻器在環路中應用示意圖； 圖2是實施例一 2/3分頻的雙模分頻器結構示意圖； 圖3是實施例一普通主從D觸發器結構示意圖； 圖4是實施例一的2/3分頻核心單元結構示意圖；圖5是實施例一的多模分頻器結構示意圖； 圖6是圖5的多模分頻器分頻邏輯結構示意圖； 圖7是實施例二的2/3分頻核心單元結構示意圖。
具體實施方式
下面通過具體實施例結合附圖對本實用新型作進一步詳細的描述。 實施例一200720118353.7說明書第3/5頁本例的多模分頻器中的主要單元，是一個模式為2分頻或3分頻的雙 模分頻器，再由組合邏輯將這個雙模分頻器組成一個2/3分頻核心單元。 雙模分,可以用多種方式實現，比如，如圖2所示，雙模分頻器包括第 —D觸發器、第二D觸發器、與非門、與門，第一D觸發器Q端與與門 一輸入端連接，第二D觸發器Q端與與門另一輸入端連接，與門輸出端與 第二D觸發器D端連接，第二D觸發器Q端與與非門一輸入端連接，與 非門輸出端與第一 D觸發器D端連接。而其中的D觸發器也可以用多種 方式實現，例如采用如圖3所示的普通的主從觸發器。由這樣的模式為2 分頻或3分頻的雙模分頻器加上一分頻范圍擴展邏輯電路組成如圖4所示 的2/3分頻核心單元，作為整個多模分頻器的核心單元。
-個2/3分頻核 心單元可以代表1個二進制位(bit)。如圖4所示，該分頻范圍擴展邏輯 電路包括二選一門、第一或門、第二或門、與門、反相器、與非門；二選 一門一輸入端連接雙模分頻器的輸出端OUT4，其控制端與第一或門一輸 入端共接；第二或門一輸入端與雙模分頻器的輸出端OUT4連接；第--、 第二或門的輸出端分別連接與門輸入端，與門輸出端連接反相器輸入端， 反相器輸出端連接與非門一輸入端，與非門輸出端連接雙模分頻器分頻控 制端。輸入端是2/3分頻核心單元的時鐘輸入端口 ， OUT4是本位(二 進制位，下同> 的時鐘輸出端口，當把2/3分頻核心單元串聯時，本位的 OUT4連接到下一個位的IN3。輸入端IN4是一個使能端口，配合整個多 模分頻器的打開、關閉和復位的用途，高電平有效，即當IN4取邏輯髙電 平1時，整個多模分頻器處于工作狀態，IN4取邏輯低電平0時，多模分 頻器處于關閉狀態。輸入端IN2是本位的控制端口，也就是本位的換模端 口， IN2取邏輯髙電平1時，本位處于3分頻狀態；IN2取0時，本位處 于2分頻狀態。輸入端IN1是二選一電路的一個輸入端口，連接上一個位 的二選一電路的輸出端口，即圖4中的OUT3。輸入端IN7是二選一的控 制位，在整個多模分頻器中是與下一個位的位控制端IN2連一起的，當IN7 為邏輯高對，二選一是輸出本位的信號，IN7為邏輯低時，二選一是輸出 上一個位的二選一的輸出。OUT2是本位的時鐘輸出反饋信號，接上一個 位的輸入端IN5。輸出端OUTl是本位的選位反饋信號，接上一個位的輸 入端歸。
應用時，如圖5所示，根據環路要求，選擇需要的位數，將若干2/3 分頻核心單元串聯，就組成了一個整體的多模分頻器，分頻數就是輸入到位上的二進制數所對應的十進制數，其范圍就是l 2n-l(n為位數)。1分 頻就是不分頻，即直接把輸入信號加以整型后輸出。其中二選一電路的輸 出端0UT3，可以選擇輸出本級信號或輸出上一級信號。如果控制位IN7為 低電平O,也就是后一位控制位為0，則代表系統要求本級的二選一直接輸 出前一級而不是本級的信號，本級的信號只輸出到下一級的雙模分頻器， 而不是二選一電路。比如，如果是10bit的多模分頻器，最多可以分頻2"' 一l，也就是1023， 二進制數1111111111。但是，如果此時只需要分頻數 是100，也是就二進制數1100100，那么前面三位置0，也就是0001100100。 當高三位都為0時，所選擇的輸出信號，實際上是第6級的輸出，而第7 級，第8級，第9級，第10級的輸出都被二選一電路屏蔽掉了。
請參考圖6所示，將2/3分頻核心單元串連后，整個多模分頻器的第 1級，也就是接時鐘輸入端的第1級，對應的編碼是二進制數的最低位， 多模分頻券的最后l級，也就是整個電路的輸出級，即第n級，卻要對應 兩個編碼> 如圖4， IN7接二進制數最高位n+l位，而IN2接二進制數次高 位n位。除最高位的每一級2/3分頻核心單元的IN2，接二進制數的剩余 每一位對應的編碼，而每一級2/3分頻核心單元的IN7，都接比該級高一 級的IN2。這樣，假如需要的是n+l位的二進制數編碼，電路就是有n個 2/3分頻核心單元，最后一級，即第n級，要加2個二進制數編碼。另外， 第1級的0UT1和0UT2都需要懸空，因為不再需要反饋，而IN6要接高電 平，不能接第2級的0UT1反饋回來的信號。第n級也就是最后一級IN5， IN6都需要接"0"，因為沒有反饋信號給這兩個端口，另外整個多模分頻 器的輸出是第n級的0UT3，也就是二選一的輸出，第n級的0UT4懸空。
實施例二
本例的基本原理與上述實施例相同,但簡化了分頻范圍擴展邏輯電路， 分頻范圍擴展邏輯電路包括一個或門、 一個反相器、和一個與非門，如圖 7。將圖7所示電路串聯，每一級的OUTPUT接下一級的INPUT, 0UT1反饋 回去接INl, IN2是換模控制位，也就是編碼輸入的bit位。本例的電路編 碼時，設所霱分頻數的+進制數是Y,設最接近Y而且小于Y的一個2n的 數為P，取Y—P這個值的二進制數，添加到編碼位即可。例如，分頻數40， 屬于25 26—1這個范圍，所以選取5個圖7所示2/3分頻核心單元串聯，
就是5位的多模分頻，最接近40的而且小于40的是25 = 32 ， 40—32=8， 8的二進制數是01000,加到控制位上，就可以實現簡化后的多模分頻。實 際上，這個運算過程，在上例的全頻多模分頻器電路中，通過分頻范圍擴 展邏輯電賂己經將這都分運算加到了電路當中，于是全頻多模分頻器的編 碼變得簡單，而且覆蓋范圍也達到1 X。請參考圖1所示，本實用新型的多模分頻器用于射頻鎖相環中，放在 前置分頻器之后，輸入輸出信號皆為方波，輸出接鑒頻鑒相器輸入或其他 用途。
權利要求1、一種鎖相環路全頻多模分頻器，其特征是包括若干2/3分頻核心單元，一串聯；所述2/3分頻核心單元包括雙模分頻器、分頻范圍擴展邏輯電路；所述分頻范圍擴展邏輯電路連接于所述雙模分頻器輸出端與分頻控制端之間，且具有多個用于編碼的輸入端。
2、 如權利要求1所述的鎖相環路全頻多模分頻器，其特征是所述分頻范圍擴展邏輯電路包括一二選一門，該二選一門的一輸入端用于連接前 級二選一門的輸出端，另一輸入端連接于本級雙模分頻器的輸出端.，
3、 如權利要求2所述的鎖相環路全頻多模分頻器，其特征是所述分 頻范圍擴展邏輯電路包括二選一門、第一或門、第二或門、與門、反相器、 與非門；所述二選一門一輸入端連接所述雙模分頻器的輸出端，其控制端 與第一或門 一輸入端共接；所述第二或門一輸入端與所述雙模分頻器的輸 出端連接；所述第一、第二或門的輸出端分別連接所述與門輸入端，所述 與門輸出端連接反相器輸入端，所述反相器輸出端連接所述與非門-輸入 端，所述與非門輸出端連接所述雙模分頻器分頻控制端,，
4、 如權利要求1所述的鎖相環路全頻多模分頻器，其特征是所述分 頻范圍擴展邏輯電路包括或門、反相器、與非門；所述或門-輸入端與所 述雙模分頻器的輸出端連接，另一輸入端與其輸出端相接；所述或門的輸 出端與所述反相器輸入端相連接，所述反相器輸出端與所述與非門"輸入 端相連接；所述與非門輸出端與所述雙模分頻器分頻控制端相連接。
5、 如權利要求1-4中任一項所述的鎖相環路全頻多模分頻器，其特 征是所述雙模分頻器包括第一D觸發器、第二D觸發器、與非門、與門， 所述第一 D觸發器Q端與所述與門一輸入端連接，所述第二 D觸發器D端 與所述與門另一輸入端連接，所述與門輸出端與所述第二 D觸發器D端連 接，所述第二D觸發器Q端與所述與非門一輸入端連接，所述與非門輸出 端與所述第一 D觸發器D端連接。
6、 如權利要求3所述的鎖相環路全頻多模分頻器，其特征是所述第 一D觸發器、第二D觸發器為主從觸發器。
專利摘要本實用新型公開了一種鎖相環路全頻多模分頻器，包括若干2/3分頻核心單元，一一串聯；2/3分頻核心單元包括模數是2分頻或者3分頻的雙模分頻器、分頻范圍擴展邏輯電路，分頻范圍擴展邏輯電路連接于雙模分頻器輸出端與分頻控制端之間。本多模分頻器屬于異步分頻器，可以解決全頻道從1～X的分頻，并且結構簡單，所需門電路少，靜態功耗低，可以采用各種邏輯門方式實現，占用芯片面積更小。另外，其調模方式非常簡單，只要把所需分頻數換算成二進制數，分頻數就是二進制數換算成的相應的十進制數，加到分頻器控制位上即可得到相應的結果。本實用新型分頻器適用于各種半導體工藝，易于實現。
文檔編號H03L7/193GK201018471SQ20072011835
公開日2008年2月6日 申請日期2007年1月29日 優先權日2007年1月29日
發明者晨 楊 申請人:深圳源核微電子技術有限公司