專利名稱：一種高效數字/模擬轉換電路的制作方法
技術領域：
本實用新型涉及數字信號處理系統，尤其是涉及一種高效數字/模擬轉換電路。
背景技術：
在傳統的基于數字/模擬的轉換電路中，采用最基本的從處理器數據輸出端連到數字/模擬轉換芯片的方式。在ARM9處理器時間較緊而又需要高效的數字/模擬轉換處理時，傳統的方式難以滿足這種場合。發明內容本實用新型的目的在于提供一種高效數字/模擬轉換電路，實現了高效的數字信號處理。本實用新型采用的技術方案是包括ARM9處理器，CPLD可編程邏輯電路和高精度數字/模擬轉換電路； ARM9處理器信號引出線連接至CPLD可編程邏輯電路，CPLD可編程邏輯電路 信號引出線連接至高精度數字/模擬轉換模塊，高精度數字/模擬轉換模塊輸出接 電壓到電流轉換電路。所述的CPLD可編程邏輯電路包括CPLD芯片MACHXO640一144; 40M 的外圍晶振，晶振芯片與CPLD的PT5B/PCLKT0—0腳相連，為數字/模擬轉換 電路提供時鐘信號；CPU下載接口； CPLD可編程邏輯電路通過數據線PR2D， 時鐘信號線PR2C，地址線PR2A、 PR2B ，控制線PR3A 、 PR3B與數字/模擬 芯片相連。所述的高精度數字/模擬轉換模塊包括實現24位高精度數字/模擬轉換的 AD5326芯片組成，數字信號從芯片的SDA腳輸入；時鐘信號從SCL腳輸入； 設置AO與Al兩端的輸入可選擇四路輸出VoutA 、 VoutB、 VoutC、 VoutD中的 一路作為輸出信號。本實用新型結合了 CPLD編程技術和數字/模擬轉換器，提供了一種適用于 對要求實現高效數據D/A處理的數字電路。在數字/模擬轉換器的基礎上，通過 CPLD軟件的支持，該數字電路可以以24位的精度快速地處理數字信號。并可 根據具體的應用場合設置不同的時鐘。本實用新型與背景技術相比，具有的有益效果是1. ARM9處理器將部分數字邏輯信號處理交給CPLD可編程邏輯電路,節省 了ARM9處理的時間，實現了數據的高效處理；2. 24位的高精度數字/模擬轉換；3. 數字/模擬轉換芯片信噪比為-60dB，，使得整體數字電路具有高性能；4. CPLD開發周期短、功耗低、可靠性高，通過程序可設置不同時鐘，作為 一種數字/模擬轉換芯片與數據總線相接，可擴展性強。
圖l是本發明的結構框圖。圖2是CPLD可編程邏輯電路原理圖。圖3是高精度數字/模擬轉換電路圖。圖中1、 ARM9處理器，2、 CPLD可編程邏輯電路，3、高精度數字/模擬 轉換電路。
具體實施方式
以下結合附圖和實施例對本實用新型作進一步說明。如圖1所示，本實用新型包括ARM9處理器1， CPLD可編程邏輯電路2 和高精度數字/模擬轉換電路3; ARM9處理器1信號引出線連接至CPLD可編 程邏輯電路2， CPLD可編程邏輯電路2信號引出線連接至高精度數字/模擬轉換 模塊3，高精度數字/模擬轉換模塊3輸出接電壓到電流轉換電路6。 ARM9處理 器1將部分數字邏輯信號處理交給CPLD可編程邏輯電路；實現了 24位數據的 高效處理。如圖3所示，所述的CPLD可編程邏輯電路2包括CPLD芯片MACHXO640-一144; 40M的外圍晶振，晶振芯片與CPLD的PT5B/PCLKT0一0腳相連，為數 字/模擬轉換電路提供時鐘信號；CPU下載接口 ； CPLD可編程邏輯電路2通過 數據線PR2D，時鐘信號線PR2C，地址線PR2A、 PR2B ，控制線PR3A 、 PR3B 與數字/模擬芯片相連。如圖2所示，所述的高精度數字/模擬轉換模塊3:包括實現24位高精度數 字/模擬轉換的AD5326芯片組成，數字信號從芯片的SDA腳輸入；時鐘信號從 SCL腳輸入；設置AO與Al兩端的輸入可選擇四路輸出VoutA 、 VoutB、 VoutC、 VoutD中的一路作為輸出信號。下面對本實用新型的具體工作過程說明1、 CPLD程序的下載。系統上電后，CPU下載借口將CPLD程序下載到 CPLD中。2、 ARM9通過8位地址線與24位數據線和CPLD傳輸數據，可控制哪一 路數字/模擬轉換。3、 AD5326芯片處于正常工作狀態。CPLD將并行24位并行輸入轉換成12 位串行輸出，通過數據線PR2D，時鐘信號線PR2C，地址線PR2A、 PR2B ， 控制線PR3A 、 PR3B與AD5326芯片相連，提供AD5326芯片工作條件，并 選擇AD5326哪一路工作。上述具體實施方式
用來解釋說明本實用新型，而不是對本實用新型進行限 制，在本實用新型的精神和權利要求的保護范圍內，對本實用新型作出的任何 修改和改變，都落入本實用新型的保護范圍。
權利要求1、一種高效數字/模擬轉換電路，其特征在于包括ARM9處理器(1)，CPLD可編程邏輯電路(2)和高精度數字/模擬轉換電路(3)；ARM9處理器(1)信號引出線連接至CPLD可編程邏輯電路(2)，CPLD可編程邏輯電路(2)信號引出線連接至高精度數字/模擬轉換模塊(3)，高精度數字/模擬轉換模塊(3)輸出接電壓到電流轉換電路。
2、 根據權利要求l所述的一種高效數字/模擬轉換電路，其特征在于所述 的CPLD可編程邏輯電路(2)包括CPLD芯片MACHXO640—144; 40M的外圍晶 振，晶振芯片與CPLD的PT5B/PCLKT0J)腳相連，為數字/模擬轉換電路提供 時鐘信號；CPU下載接口； CPLD可編程邏輯電路(2)通過數據線PR2D，時鐘信 號線PR2C，地址線PR2A、 PR2B ，控制線PR3A 、 PR3B與數字/模擬芯片相 連。
3、 根據權利要求1所述的一種高效數字/模擬轉換電路，其特征在于所述的高精度數字/模擬轉換模塊(3):包括實現24位高精度數字/模擬轉換的AD5326 芯片組成，數字信號從芯片的SDA腳輸入；時鐘信號從SCL腳輸入；設置AO 與Al兩端的輸入可選擇四路輸出VoutA 、 VoutB、 VoutC、 VoutD中的一路作為輸出信號。
專利摘要本實用新型公開了一種高效數字/模擬轉換電路。包括ARM9處理器，CPLD可編程邏輯電路信號引出線連接至高精度數字/模擬轉換電路。本實用新型結合了CPLD編程技術和數字/模擬轉換器，提供了一種適用于對要求實現高效數據D/A處理的數字電路。在數字/模擬轉換器的基礎上，通過CPLD軟件的支持，該數字電路可以以24位的精度快速地處理數字信號。并可根據具體的應用場合設置不同的時鐘。作為一種數字/模擬轉換芯片與數據總線相接，可擴展性強。
文檔編號H03M1/66GK201113980SQ200720113049
公開日2008年9月10日 申請日期2007年8月10日 優先權日2007年8月10日
發明者熠 秦, 穆立江, 賀惠農 申請人:杭州億恒科技有限公司