專利名稱：時鐘信號生成裝置以及模擬—數字變換裝置的制作方法
技術領域：
本發明涉及時鐘信號生成裝置以及采用它的模擬一數字變換裝置。
技術背景近年來，在無線LAN等中的通信領域和數字TV等的視頻領域中， 要求以高精度且高速度進行A/D變換的技術。在A/D變換的高速化技術 中，存在以時間分割來并行處理A/B兩信道的A/D變換器的交叉存取 (interleave)結構、還有在交叉存取間將運算放大器共有化的二次采樣 (double sampling)技術。通過交叉存取結構，能夠以更高的速度進行A/D 變換，但在A/B兩信道的采樣定時存在錯位的情況下，存在由于該錯位的 影響而導致特性劣化的問題。在A/D變換器中，為了切換采樣期間和保持期間，而采用時鐘信號。 尤其，在通過時間分割對上述的A/B兩信道的A/D變換器進行并行處理 的交叉存取結構的A/D變換裝置中，采用彼此反相(相位相差180度)的 兩個時鐘信號。以往，該彼此反相的兩個時鐘信號，例如通過圖6所示的 時鐘信號生成裝置50得到。圖6為表示以往的時鐘信號生成裝置50的一般的電路結構的電路圖。 該時鐘信號生成裝置50由一個D—觸發器101構成。此外，該時鐘信號 生成裝置50具備主時鐘信號輸入端子91、兩個輸出端子12、 13。主時鐘 信號輸入端子91，與D—觸發器101的時鐘輸入端子連接。D—觸發器101 的同相輸出信號端子(Q)與輸出端子12連接。此外，D—觸發器101的 反相輸出端子(NQ)與輸出端子13連接，并且被反饋輸入倒D輸入端子。 從兩個輸出端子12、 13，輸出對于主時鐘信號被施以1/2分頻，且分別具 有大致180。相位差的兩個時鐘信號。另外，例如具有以時間分割并行處理 A/B兩信道的A/D變換器的交叉存取結構的A/D變換器中，兩個時鐘信
號輸出分別被輸入到A信道側采樣時鐘信號輸出端子和B信道側采樣時 鐘信號輸出端子。圖7為圖6所示的以往的時鐘信號生成裝置50的各部分中的波形圖。 圖7中，(a)為主時鐘信號(MCLK)的波形，(b)為D—觸發器101 的同相輸出(Q)的波形[CLK一A]， (c)為D—觸發器101的反相輸出(NQ) 的波形[CLK一B]。接下來，用圖7對該時鐘信號生成裝置50的動作進行說明。(a) 首先，在時刻tl主時鐘信號的下降沿到來時，如圖7所示，在 時刻tl之前的Q輸出為高電平，NQ輸出為低電平。此時，在D —觸發器 101中，在下降沿到來之后，Q輸出的定時(tQ)相對時刻tl為At時間 后。因此，在從時刻tl到At時間后，Q輸出從高電平轉移到低電平。另 一方面，NQ輸出的定時(tNQ)相對時刻tl為(八t+Atd)時間后。艮P， 該NQ輸出中，通過Q輸出進一步延遲Atd時間。因此，在從時刻tl到(At+Atd)時間后，NQ輸出從低電平轉移到高電平。(b) 此外，在時刻t2主時鐘信號的下降沿到來時，如果在時刻t2之 前的Q輸出為低電平、NQ輸出為高電平，則從時刻t2到At時間后，Q 輸出從低電平轉移到高電平，進而在從時刻t2到(At+Atd)時間后，NQ 輸出從高電平轉移到低電平。如上所述，通過D—觸發器lOl的動作，在Q輸出12和NQ輸出13 中，主時鐘信號被l/2分頻，得到彼此的相位差為大致180。的兩個時鐘信 號。該以往例的時鐘信號生成裝置50中，將D—觸發器101的NQ輸出 信號反饋輸入到D—觸發器101的D輸入端子。此外，Q輸出和NQ輸出 彼此互相反相的信號。由此，該時鐘信號生成裝置50中，對于主時鐘信 號使其1/2分頻，并且得到分別彼此大致反相的兩個時鐘信號。非專利文獻1: "Low—Power Pipeline ADC for Wireless LANs"、 IEEE Journal of Solid—State Circuits、 Vol.39、 No.8、 August 2004但是，圖6的以往的時鐘信號生成裝置50、以及采用該裝置的交叉存 取結構的A/D變換器中，存在如下的課題。即如圖7所示，在D—觸發器 101中，來自同相輸出端子(Q)的Q輸出和來自反相輸出端子(NQ)的
NQ輸出之間，產生由于反相所引起的延遲(Atd)。也即，存在從以往的 時鐘信號生成裝置50輸出的兩個時鐘信號，嚴格地說并不恰好為180°相 位差，而錯開延遲時間Atd量的問題。因此，在采用該裝置的交叉存取結 構的A/D轉換器中，也會產生兩信道間的采樣定時錯位的問題。 <關于兩信道間的采樣點的錯位>在此，對采用以往的時鐘信號生成裝置50的交叉存取結構的A/D變 換裝置中的問題點進行說明。考慮如下情況即在通過時間分割對兩信道的A/D變換器進行并行處 理的交叉存取結構的A/D變換器中，將兩個時鐘信號輸出分別作為A信 道側采樣時鐘信號[CLK—A]和B信道側采樣時鐘信號[CLK—B]輸入。此時， 在A信道側采樣時鐘信號[CLK—A]的上升沿和B信道側采樣時鐘信號 [CLK一B]的下降沿之間，如上所述產生Atd的延遲。通過該Atd的延遲， 在A信道側和B信道側的兩信道中，由于采樣所輸入的模擬信號的點從 理想位置錯位，因此存在產生A/D變換的特性劣化的問題。圖8為表示A/D變換器的模擬輸入信號和采樣定時的關系的時序圖。 圖8中，(a)為模擬輸入信號波形，(b)為主時鐘信號波形，(c)為A 信道側采樣時鐘信號[CLK—A]波形，(d)為B信道側采樣時鐘信號 [CLK一A]波形。圖8中，將各采樣時鐘的下降沿作為采樣點。在理想的情況下，輸入的模擬信號的采樣，在CLK—A的下降沿迸行 A信道側的采樣(圖8:參)，在CLK—B的下降沿進行B信道側的采樣 (圖8: ▲)，在A/B信道交替地采樣。此時，A/B信道間的采樣點，如 圖8的參記號和A記號之間的間隔所示的那樣，對所輸入的模擬信號為等 間隔。但是，在采用以往的時鐘信號生成裝置50的情況下，D—觸發器lOl 的Q輸出和NQ輸出間產生因反相引起的延遲Atd。因此，在CLK一A的 上升沿和CLK—B的下降沿之間、CLK_A的下降沿和CLK—B的上升沿之 間，分別產生延遲Atd。因此，A/B信道的各自的采樣點，如圖8的參記 號和O記號所示，對所輸入的模擬信號不呈等間隔，會對錯離理想的采樣 點的模擬信號電平進行采樣。由于該A信道和B信號的采樣定時的錯位 所引起的信道間誤差，導致模擬一數字變換精度劣化。
基于上述背景，為了使兩信道中的采樣定時不產生錯位，并且不受兩 信道間誤差的影響，從而改善模擬一數字變換精度，希望有一種能夠輸出相位差恰好為180。的彼此反相的兩個時鐘信號的時鐘信號生成裝置。進 而，希望有一種采用這種時鐘信號生成裝置的A/D變換裝置。發明內容本發明的目的在于，為了解決上述課題，提供一種輸出具有以彼此相 同的定時反相的信號波形的兩個時鐘信號的時鐘生成裝置、以及采用該生 成裝置的模擬一數字變換裝置。本發明的時鐘信號生成裝置，具備第一、第二及第三D觸發器，上述第一D觸發器具備 第一D輸入端子；輸入時鐘信號的第 一 時鐘輸入端子；第一輸出端子，基于上述時鐘信號，保持給上述第一D輸入端子的 輸入信號并輸出；和第一反相輸出端子，基于上述時鐘信號，對給上述第一D輸入端子 的輸入信號進行反相并輸出，并且將上述輸出反饋并輸入到上述第一 D輸 入端子，上述第二D觸發器具備第二 D輸入端子，輸入來自上述第一 D觸發器的上述第一輸出端 子的輸出；輸入上述時鐘信號的第二時鐘輸入端子；和第二輸出端子，基于上述時鐘信號，保持給上述第二D輸入端子的輸入信號并作為第一輸出進行輸出， 上述第三D觸發器具備第三D輸入端子，輸入來自上述第一 D觸發器的上述第一反相輸 出端子的輸出；輸入上述時鐘信號的第三時鐘輸入端子；和第三輸出端子，基于上述時鐘信號，保持給上述第三D輸入端子的 輸入信號并作為第二輸出進行輸出，
來自上述第二 D觸發器的上述第二輸出端子的上述第一輸出、和來自上述第三D觸發器的上述第三輸出端子的上述第二輸出，具有以彼此相同的定時反相的信號波形。此外，上述第二 D觸發器和上述第三D觸發器，時鐘信號所對應的 同相輸出的定時可相同。進而，也可將上述時鐘信號生成裝置搭載在IC芯片上。本發明的模擬一數字變換裝置，具備上述時鐘信號生成裝置；和 A/D變換器，用具有從上述時鐘信號生成裝置輸出的具有彼此反相的信號 波形的上述第一輸出以及上述第二輸出，來切換采樣期間和保持期間，從 而將所輸入的模擬信號變換為數字信號。此外，上述A/D變換器也可具備A信道側變換器，用從上述時鐘信 號生成裝置輸出的上述第一輸出來切換A信道側的采樣期間和保持期間， 從而將所輸入的上述模擬信號變換為數字信號；和B信道側變換器，用從上述時鐘信號生成裝置輸出的上述第二輸出來 切換B信道側的采樣期間和保持期間，從而將所輸入的上述模擬信號變換 為數字信號。另外，也可將上述模擬一數字變換裝置搭載在IC芯片上。 發明效果通過本發明的時鐘信號生成裝置以及采用該時鐘信號生成裝置的模 擬一數字變換裝置，組合了三個D—觸發器。第一觸發器中，通過將其自 身的NQ輸出作為D輸入反饋輸入，從而使主時鐘信號1/2分頻，從Q輸 出和NQ輸出，輸出相位差為大致180。的兩個時鐘信號。進而，通過將第 一觸發器的Q輸出輸入到第二觸發器，將第一觸發器的NQ輸出輸入到第 三觸發器，從而能夠以相同的Q輸出的定時，輸出相位差恰好為180°的 具有彼此反相的信號波形的兩個時鐘信號。再有，通過采用上述時鐘信號生成裝置的交叉存取結構的A/D變換裝 置，能夠將上述時鐘信號生成裝置的相位差恰好為180。的具有彼此反相的 信號的波形的兩個時鐘信號，分別用于A/B信道的采樣/保持定時的切換。 由此，能夠消除A/B兩信道間的采樣定時的錯位，能夠改善模擬一數字變 換精度。
圖1為表示本發明的實施方式1的時鐘信號生成裝置的結構的電路圖。圖2為本發明的實施方式1的時鐘信號生成裝置的各部分的波形圖。 圖3為表示本發明的實施方式2的A/D變換裝置的結構的塊圖。 圖4為在圖3的A/D變換器中，采用圖1的時鐘信號生成裝置時的電 路圖。圖5為表示本發明的實施方式2的A/D變換裝置中的模擬信號及其采 樣定時的時序圖。圖6為表示以往的時鐘信號生成裝置的結構的電路圖。圖7為以往的時鐘信號生成裝置的各部分的波形圖。圖8為表示以往的A/D變換器中的模擬輸入信號及其采樣定時的時序圖。圖中l一模擬信號輸入端子；2 — A信道側A/D變換器模擬輸入端子； 3—A信道側A/D變換器；4一A信道側A/D變換器數字輸出端子；5—B 信道側A/D變換器模擬輸入端子；6—B信道側A/D變換器；7—B信道側A/D變換器數字輸出端子；8 —多路復用電路；9一數字輸出端子；IO—時 鐘信號生成裝置；12—A信道側采樣時鐘；13—B信道側采樣時鐘；22— A信道側采樣時鐘；23—B信道側采樣時鐘；50 —時鐘信號生成裝置；91 一主時鐘輸入端子；100—A/D變換裝置；101 103—D—觸發器。
具體實施方式
以下，用附圖對本發明的實施方式的時鐘信號生成裝置以及A/D變換 裝置進行說明。另外，在附圖中對實質相同的部件付與相同的符號。 (實施方式l)圖1為表示本發明的實施方式1的時鐘信號生成裝置10的結構的電 路圖。該時鐘信號生成裝置IO，由三個D—觸發器101 103構成。此外， 對于輸入輸出，具備主時鐘信號輸入端子91和兩個輸出端子22、 23。通 過兩個輸出端子22、 23輸出兩個時鐘信號，這兩個時鐘信號彼此的相位
差為180。且對主時鐘信號被1/2分頻，并具有以相同的定時(timing)反 相的信號波形。接下來，對該時鐘信號生成裝置10的詳細的結構進行說明。 首先，主時鐘信號輸入端子91，分別與第一D—觸發器lOl的時鐘端 子、第二D—觸發器102的時鐘端子和第三D—觸發器103的時鐘端子連 接。此外，第一 D—觸發器101的反相輸出端子(NQ)與第一 D—觸發 器101的D輸入端子和第三D—觸發器103的D輸入端子連接。另一方 面，第一D—觸發器101的同相輸出端子(Q)與第二D—觸發器102的 D輸入端子連接。另夕卜，第二 D—觸發器102的同相輸出端子(Q)與輸出端子22連接， 第三D—觸發器103的同相輸出端子(NQ)與輸出端子23連接。在將該 時鐘信號生成裝置用于具有A/B兩信道的交叉存取結構的A/D變換裝置 的情況下，兩個輸出能夠作為A信道側采樣時鐘信號和B信道側采樣時 鐘信號輸入。此外，該時鐘信號生成裝置10也可搭載在IC芯片上。 圖2為該時鐘信號生成裝置10的各部分的波形圖。在圖2中，(a) 為主時鐘信號(MCLK)的波形，(b)為第一 D—觸發器101的同相輸 出(Q)波形，(c)為第一 D—觸發器101的反相輸出(NQ)的波形， (d)為第二 D—觸發器102的同相輸出(Q)的波形[CLK—A]， (e)為 第三D—觸發器103的同相輸出(Q)的波形[CLK—B]。接下來，參照圖2，對該時鐘信號生成裝置IO的動作進行說明。(a) 首先，在時刻tl主時鐘信號MCLK的下降沿到來時，如果在時 刻tl之前的第一 D—觸發器101的Q輸出為高電平，第一 D—觸發器101 的NQ輸出為低電平，則第一 D—觸發器101的Q輸出在距時刻tl為At 時間后(tQ)從高電平轉移到低電平。進而，第一D—觸發器lOl的NQ 輸出在距時刻tl為(At+Atd)時間后(tNQ)，從低電平轉移到高電平。另外，在第一D—觸發器lOl的Q輸出和NQ輸出之間，如上所述存 在Atd的延遲。因此在兩個輸出之間，反相的定時錯開Atd。(b) 接下來，在第二D—觸發器102中，在時刻tl之前的第二D— 觸發器102的D輸入端子中，被輸入第一 D—觸發器101的Q輸出(高
電平)。在時刻tl，主時鐘信號的下降沿到來時，第二D—觸發器102的 Q輸出，在距時刻tl為At后(Q輸出定時tQ)輸出高電平。(c)第三D—觸發器103中，在時刻tl之前的第三D—觸發器103 的D輸入端子中，被輸入第一D—觸發器101的NQ輸出(低電平)。在 時刻tl主時鐘信號的下降沿到來時，第三D—觸發器103的Q輸出，在 距時刻tl為At時間后(Q輸出定時tQ)輸出低電平。如上所述，該時鐘信號生成裝置10，將第一 D—觸發器101的Q輸 出作為第二觸發器102的D輸入輸入，將第一觸發器101的NQ輸出作為 第三觸發器103的D輸入輸入。第一觸發器101的Q輸出和NQ輸出之 間存在延遲Atd，但通過采用具有相同Q輸出的定時的第二以及第三觸發 器102、 103能夠輸出兩個時鐘信號作為各自的Q輸出，這兩個時鐘信號 是主時鐘信號被1/2分頻，相位差恰好為180。，且具有彼此反相的信號波 形。下面，對通過采用第二及第三觸發器102、 103，作為各自的Q輸出， 輸出相位差恰好為180。且具有彼此反相的信號波形的兩個時鐘信號的機 制進行詳細敘述。在此，在主時鐘信號MCLK的下降沿(圖2:時刻tl)到來之前的狀 態，輸入到第二 D—觸發器102的D輸入端子的第一 D—觸發器101的Q 輸出信號(圖2: (b))、和輸入到第三D—觸發器103的D輸入端子 的第一 D—觸發器101的NQ輸出信號(圖2: (c))，已經確定。進而， 第二觸發器102和第三觸發器103，從時鐘信號的下降沿到來至Q輸出為 止的定時(tQ:從時刻tl到At時間后)相同。因此，在主時鐘信號MCLK 的下降沿到來時，來自第二D—觸發器102的Q輸出信號22和來自第三 D—觸發器103的Q輸出信號23，作為相同的Q輸出的定時，互不延遲 地被在時刻tl起At時間后分別輸出。此外還有，第一觸發器101的Q輸 出和NQ輸出之間的延遲Atd比較微小，下降沿到來時(圖2:時刻tl) 的各個信號的值為彼此相反的值(高電平、低電平，或低電平、高電平) 的組合。因此，來自第二D—觸發器102的Q輸出信號22和來自第三D 一觸發器103的Q輸出信號23，以相同Q輸出的定時(tQ)輸出具有彼 此反相的信號波形的兩個時鐘信號。
通過本發明的實施方式1的時鐘信號生成裝置10，能夠輸出將主時鐘輸入信號1/2分頻，且相位差恰好為180。的具有彼此反相的信號波形的兩 個時鐘信號。(實施方式2)圖3為表示本發明的實施方式2的交叉存取結構的模擬一數字(A/D) 變換裝置100的結構的模塊圖。圖4為表示作為圖3的時鐘信號生成裝置 10，采用實施方式1的時鐘信號生成裝置10時的詳細的結構的模塊圖。 該A/D變換裝置100的特征在于，具備本發明的實施方式1的時鐘信號生 成裝置10。再有，該A/D變換裝置100具備時鐘信號生成裝置10、模擬 信號輸入端子1、 一方側的(A信道側)A/D變換器3、另一方側(B信 道側)A/D變換器6、多路復用電路8、數字信號輸出端子9。時鐘信號生 成裝置10的結構，與圖1所示的本發明的實施方式1時鐘信號生成裝置 IO相同，因此省略其說明。A信道側A/D變換器3，具有A信道側模擬信號輸入端子2和A信 道側數字信號輸出端子4， B信道側A/D變換其6具有B信道側模擬信號 輸入端子5和B信道側數字信號輸出端子7。另外，該模擬一數字變換裝置100也可搭載在IC芯片上。接下來，對如圖3所示構成的交叉存取結構的A/D變換裝置的動作進 行說明。(a) 被輸入到模擬信號輸入端子的模擬信號，被輸入到A信道側的 模擬信號輸入端子2和B信道側的模擬信號輸入端子5。(b) 被輸入到A信道側的模擬信號輸入端子2的模擬信號，通過A 信道側的A/D變換器3被從模擬信號A/D變換為數字信號，從A信道側 的數字信號輸出端子4輸出數字信號。(c) 同樣，被輸入到B信道側的模擬信號輸入端子5的模擬信號， 通過B信道側的A/D變換器6被從模擬信號被A/D變換為數字信號，從 B信道側的數字信號輸出端子7輸出數字信號。(d) 從A信道側的數字信號輸出端子4輸出的數字信號、和從B信 道側的數字信號輸出端子7輸出的數字信號，由多路復用電路8合成，從 數字信號輸出端子9輸出數字信號。 再有，對該A/D變換裝置100中的A/B兩信道的采樣定時進行說明。(a) 輸入到主時鐘信號輸入端子91的主時鐘信號，通過時鐘信號生 成裝置10被1/2分頻，生成A信道側的采樣時鐘信號和B信道側的采樣 時鐘信號。(b) 從A信道側的采樣時鐘信號輸出端子22輸出A信道側的采樣 時鐘信號，從B信道側的采樣時鐘信號輸出端子23輸出B信道側采樣時 鐘信號。另外，如上所述，A信道側的采樣時鐘信號和B信道側的采樣時 鐘信號，是具有彼此反相(相位恰好相差180°)的信號波形的關系。(c) 通過A信道側的采樣時鐘信號[CLK—A]進行A信道側的A/D變 換器3的采樣期間和保持期間的切換，通過B信道側的采樣時鐘信號 [CLK一B]進行B信道側的A/D變換器6的采樣期間和保持期間的切換。在該A/D變換裝置100中，采用與實施方式1的時鐘信號生成裝置 IO將主時鐘輸入信號進行1/2分頻，得到相位差恰好為180。的具有彼此反 相的信號波形的兩個時鐘信號。為了切換A/B兩信道的采樣/保持定時， 能分別采用該兩個時鐘信號。由此，在該A/D變換裝置100中，不產生 A/B兩信道中的采樣定時的誤差，并能夠改善使兩信道間的采樣定時的間 隔為等間隔的模擬_數字變換精度。圖5為表示本發明的實施方式2的A/D變換裝置100的模擬輸入 (analogin)信號和其的采樣定時的關系的時序圖。在圖5中，(a)為模 擬輸入信號波形，(b)為主一時鐘信號波形，(c)為A信道側采樣時鐘 信號[CLK一A]波形，(d)為B信道側采樣時鐘信號[CLK—B]波形。用圖5對該A/D變換裝置100中，能夠使A/B兩信道間的采樣定時 的間隔為等間隔的機制進行說明。在圖5中，將各個采樣時鐘的下降沿作 為采樣點。如上所述，通過時鐘信號生成裝置10生成的A信道側的采樣時鐘信 號[CLK—A]和B信道側采樣時鐘信號[CLK—B]，相位差恰好為180°且具有 彼此反相的信號波形。因此，CLK一A的上升沿和CLK一B的下降沿一致， 并且CLK—A的下降沿和CLK—B的上升沿一致。g卩，從CLK—B的下降沿 (圖5: A)到CLK—A的下降沿(圖5:參)的時間(AtBA)、和從CIX:A 的下降沿(圖5:參)到CLK^B的下降沿(圖5: ▲)的時間(AUb)具
有相同時間間隔，不會產生時間差。因此，在該A/D變換裝置100中，所 輸入的模擬信號的采樣，在CLK—A的下降沿(圖5:參)和CLK一B的下 降沿(圖5: ▲)被交替采樣，如圖5所示，各采樣點相對于所輸入的模 擬信號為等間隔。由此，通過消除A信道和B信道的各個的采樣定時的 錯位，能使A/B兩信道間的采樣定時具有等間隔，能夠改善模擬一數字變換精度。產業上的利用可能性本發明的時鐘信號生成裝置，在通過交叉存取結構動作的A/D變換裝 置中有效。
權利要求
1、一種時鐘信號生成裝置，具備第一、第二及第三D觸發器，上述第一D觸發器具備第一D輸入端子；輸入時鐘信號的第一時鐘輸入端子；第一輸出端子，基于上述時鐘信號，保持給上述第一D輸入端子的輸入信號并輸出；和第一反相輸出端子，基于上述時鐘信號，對給上述第一D輸入端子的輸入信號進行反相并輸出，并且將上述輸出反饋輸入到上述第一D輸入端子，上述第二D觸發器具備第二D輸入端子，輸入來自上述第一D觸發器的上述第一輸出端子的輸出；輸入上述時鐘信號的第二時鐘輸入端子；和第二輸出端子，基于上述時鐘信號，保持給上述第二D輸入端子的輸入信號并作為第一輸出進行輸出，上述第三D觸發器具備第三D輸入端子，輸入來自上述第一D觸發器的上述第一反相輸出端子的輸出；輸入上述時鐘信號的第三時鐘輸入端子；和第三輸出端子，基于上述時鐘信號，保持給上述第三D輸入端子的輸入信號并作為第二輸出進行輸出，來自上述第二D觸發器的上述第二輸出端子的上述第一輸出、和來自上述第三D觸發器的上述第三輸出端子的上述第二輸出，具有以彼此相同的定時反相的信號波形。
2、 根據權利要求l所述的時鐘信號生成裝置，其特征在于， 上述第二 D觸發器和上述第三D觸發器，時鐘信號所對應的同相輸出的定時相同。
3、 一種IC芯片，搭載有權利要求1或2所述的時鐘信號生成裝置。
4、 一種模擬一數字變換裝置，具備-權利要求1 3的任一項所述的上述時鐘信號生成裝置；和 A/D變換器，用具有從上述時鐘信號生成裝置輸出的具有彼此反相的信號波形的上述第一輸出以及上述第二輸出，來切換采樣期間和保持期間，從而將所輸入的模擬信號變換為數字信號。
5、 根據權利要求4所述的模擬一數字變換裝置，其特征在于， 上述A/D變換裝置，具備A信道側變換器，用從上述時鐘信號生成裝置輸出的上述第一輸出來 切換A信道側的采樣期間和保持期間，從而將所輸入的上述模擬信號變換 為數字信號；和B信道側變換器，用從上述時鐘信號生成裝置輸出的上述第二輸出來 切換B信道側的采樣期間和保持期間，從而將所輸入的上述模擬信號變換 為數字信號。
6、 一種IC芯片，搭載有權利要求4所述的上述模擬一數字變換裝置。
全文摘要
本發明提供一種時鐘信號生成裝置，具備第一、第二及第三D觸發器。第一D觸發器的第一輸出端子基于時鐘信號，輸出給其第一D輸入端子的輸入信號，其第一反相輸出端子基于時鐘信號，對第一D輸入端子的輸入信號進行反相并輸出，并且將輸出輸入到第一D輸入端子。第二D觸發器的第二D輸入端子，輸入來自第一D觸發器的第一輸出端子的輸出，其第二輸出端子基于時鐘信號，將給其第二D輸入端子的輸入信號作為第1輸出輸出，第三D觸發器的第三D輸入端子，輸入來自第一D觸發器的第一反相輸出端子的輸出，其第三輸出端子基于時鐘信號，將給其第三D輸入端子的輸入信號作為第二輸出輸出。第一輸出和第二輸出具有在彼此相同的定時反相的信號波形。
文檔編號H03K3/00GK101212213SQ20071019935
公開日2008年7月2日 申請日期2007年12月17日 優先權日2006年12月27日
發明者岡浩二, 尾關俊明, 日高郁夫, 真壁良和 申請人:松下電器產業株式會社