輸出緩沖電路的制作方法

專利名稱：輸出緩沖電路的制作方法
技術領域：
本發明涉及半導體器件的輸出緩沖電路，更具體地涉及三態輸出緩沖 電路。
縣駄
新近的半導體器件被配置為使得內部電路處理具有比外部電路所處理 的信號電平更低的信號以降低功耗。也就是說，內部電路的操作電源電壓 被設定得較低，其電平低于半導體器件的外部電平。因此，半導體器件包 括輸出緩沖電路，該輸出緩沖電路具有將內部電路的信號電平轉換為外部 信號電平的電平轉換器。
下面參照圖1描述利用兩種類型的電源電壓進行操作的傳統的半導體
器件的傳統輸出緩沖電路ioo。
輸出緩沖電路100是三態型輸出緩沖器。輸出緩沖電路ioo從半導體
器件的內部電路(圖中未示出)接收數據輸入信號A和控制輸入信號C， 并且基于輸入信號A和C產生具有三個值之一 (即H電平、L電平或者高 阻抗)的輸出信號。
輸出緩沖電路100包括電平轉換器單元110和輸出電路130，電平轉 換器單元110將輸入信號A和C的信號電平轉換為預定電平以產生中間信 號，輸出電路130基于由電平轉換器單元IIO所產生的中間信號而向外部 輸出端子EX提供輸出信號OUT。
電平轉換器單元110包括第一電平轉換器110a和第二電平轉換器 110b。第一電平轉換器110a從核心電路接收數據輸入信號A，該核心電路 利用半導體芯片核心的電源電位VDL進行操作。第一電平轉換器110a還 接收數據輸入信號A的反相信號X。信號A和X中的一個具有地電平(L 電平)，信號A和X中的另一個具有半導體芯片核心的電源電位VDL電
平(H電平)。第一電平轉換器110a執行信號A和X的電平轉換以產生 中間信號B，信號A和X具有從地電平到半導體芯片核心的電源電位VDL 電平的幅度，中間信號B具有從地電平到外部輸出接口的電源電位VDII 電平的幅度。然后，第一電平轉換器110a將中間信號提供給輸出電路 130。
具體而言，當數據輸入信號A被設定為H電平并且反相信號X被設定 為L電平時，晶體管TN11關斷并且晶體管TN12導通。當晶體管TN12 導通時，晶體管TP11的柵極連接到地。這導通晶體管TPll。當晶體管 TP11導通時，晶體管TP12的柵極連接到外部輸出接口的電源電位。這關 斷晶體管TP12。在這種狀態下，晶體管TN11和TP11之間的節點N11處 的電位被設定為外部輸出接口的H電平電源電位(VDH)，并且具有外部 輸出接口的H電平電源電位的中間信號B被從節點Nil提供到輸出電路 130。
相反，當數據輸入信號A被設定為L電平并且反相信號X被設定為 H電平時，晶體管TN11導通并且晶體管TN12關斷。當晶體管TN11導通 時，晶體管TP12的柵極連接到地。這導通晶體管TP12。當晶體管TP12 導通時，晶體管TPll的柵極連接到外部輸出接口的電源電位VDH。這關 斷晶體管TPll。在這種狀態下，節點Nil的電位被設定為地電平，并且 具有地電平(L電平)的中間信號B被從節點N11提供到輸出電路130。
類似地，第二電平轉換器110b接收從內部電路接收控制輸入信號C 和反相信號石。第二電平轉換器110b執行信號C和5的電平轉換以產生中 間信號D，信號C和5具有從地電平到半導體芯片核心的電源電位VDL 電平的幅度，中間信號D具有從地電平到外部輸出接口的電源電位VDII 電平的幅度。然后，第二電平轉換器110b將中間信號D提供給輸出電路 130。
輸出電路130包括邏輯控制電路140和末級緩沖器150。基于從電平 轉換器單元IIO所接收的中間信號B和D，邏輯控制電路140在末級緩沖 器150的晶體管TP50和TN50處產生信號E和F，信號E和F具有或者地 電平或者外部輸出接口的電源電位VDH電平。
具體而言，當中間信號D具有外部輸出接口的電源電位VDH電平 (控制輸入信號C具有半導體芯片核心的電源電位VDL電平)時，II電 平(外部輸出接口的電源電位VDH電平)信號E被提供給晶體管TP50并 且L電平(地電平)信號F被提供給晶體管TN50，而不管中間信號B是 具有H電平還是L電平。在這種狀態下，因為晶體管TP50和TN50兩者 都關斷，所以晶體管TP50和TN50之間的節點N50被設定為高阻抗。
當中間信號D具有地電平(控制輸入信號C具有地電平)并且中間信 號B具有外部輸出接口的電源電位VDH電平(數據輸入信號A具有半導 體芯片核心的電源電位VDL電平)時，L電平的信號E和F被提供給晶體 管TP50和TN50。因為在這種狀態下晶體管TP50導通并且晶體管TN50 關斷，所以具有外部輸出接口的電源電位VDH電平(H電平)的輸出信 號OUT被提供給外部輸出端子EX。
此外，當中間信號D和B具有地電平(輸入信號A和C具有地電 平)時，H電平的信號E和F被提供給晶體管TP50和TN50。因為此時晶 體管TP50關斷并且晶體管TN50導通，所以地電平(L電平)輸出信號 OUT被從節點N50提供到外部輸出端子EX。
日本早期公開申請No. 10-285013描述了這樣一種三態型輸出緩沖電路。
在這樣的輸出緩沖電路100中，當電平轉換器U0a和110b具有不同 的內部寄生電容時，由第一電平轉換器110a所產生的中間信號B和由第 二電平轉換器110b所產生的中間信號D之間在電源啟動(activation)期 間發生信號延遲偏斜(skew)(參照圖2 (b))。具體而言，當第一電平 轉換器110a的寄生電容大于第二電平轉換器110b的寄生電容時，中間信 號B被從中間信號D延遲。寄生電容的大小取決于在上層中電源布線的類 型和布線的長度而改變，布線的長度根據諸如電平轉換器110a和110b中 的晶體管之類的元件的布圖位置而改變。本發明的發明人發現這樣的信號 延遲偏斜產生如圖2 (d)所示的錯誤的操作信號SH作為輸出信號OUT。
現在將討論這樣一種情況，其中當電平轉換器單元110在電源啟動期 間接收到L電平的數據輸入信號A和L電平的控制輸入信號C時，產生
錯誤的操作信號SH。
如圖2 (a)所示，在電源啟動期間，半導體芯片核心的電源電位 VDL和外部輸出接口的電源電位VDH中的每一個都以預定的斜率上升。 此外，H電平的反相信號X和5跟隨半導體芯片核心的電源電位VDL的上 升電平并且也上升。在這種狀態下，由電平轉換器110a和110b所產生的 中間信號B和D的信號電平跟隨外部輸出接口的電源電位VDH的上升， 直到反相信號X和5的信號電平超過相應晶體管TN11和TN21的閾值電 壓，如圖2 (b)所示。然后，當反相信號X和5超過晶體管TN11和 TN21的閾值時，晶體管TN11和TN21導通，中間信號B和D下降到地電 平(L電平)。然而，如前所述，當第一電平轉換器110a的寄生電容大于 第二電平轉換器110b的寄生電容時，中間信號B的下降相對于中間信號 D被延遲。由中間信號B和D所產生的信號延遲偏斜被緩沖器中的競爭所 保持，并且在末級緩沖器150的晶體管TP50和TN50中也產生信號延遲偏 斜。也就是說，如圖2 (c)所示，出現這樣的時期，在該時期中，提供給 晶體管TP50和TN50的信號E和F都被設定為L電平。因此，因為P溝 道MOS晶體管TP50導通并且N溝道MOS晶體管TN50關斷，所以H電 平的錯誤操作信號SH被作為輸出信號OUT而瞬時產生，錯誤操作信號 SH跟隨外部輸出接口的電源電位VDH的上升電平，如圖2 (d)所示。因 此，存在該錯誤操作信號SH可能在電源啟動期間引起錯誤操作的可能 性。

發明內容
本發明提供了一種輸出緩沖電路，該輸出緩沖電路在電源啟動期間抑 制錯誤操作信號的產生。
本發明的一個技術方案是一種輸出緩沖電路，所述輸出緩沖電路包括 第一電平轉換器，該第一電平轉換器用于基于數據輸入信號而產生第一信 號，所述數據輸入信號具有第一 電源電位和地參考電位之間的幅度范圍。 所述第一信號具有第二電源電位和地參考電位之間的幅度范圍，第二電源. 電位不同于第一電源電位。第二電平轉換器基于控制輸入信號而產生第二
信號，所述控制輸入信號具有第一電源電位和地參考電位之間的幅度范 圍，所述第二信號具有第二電源電位和地參考電位之間的幅度范圍。第一 信號的下降相對于第二信號具有延遲。輸出電路基于第一信號和第二信號 而產生輸出信號，所述輸出信號具有地參考電位、第二電源電位和高阻抗 這三個值之一。時序調整電路在電源啟動期間補償第一信號相對于第二信 號的下降延遲。
結合附圖，其他技術方案和優點將從通過示例來說明本發明原理的下 列描述中變得清楚。


通過參考當前優選的實施例的下列描述和附圖，本發明及其目的和優 點可以被最好地理解，其中
圖l是傳統的輸出緩沖電路的電路圖2 (a)至圖2 (d)是示出相關技術中在電源啟動期間所執行的操 作的波形圖3是示出根據第一實施例的輸出緩沖電路的示意電路圖； 圖4是示出第一實施例中當電源電平穩定時的操作的波形圖； 圖5 (a)至圖5 (e)是示出第一實施例中在電源啟動期間的操作的波 形圖6是示出根據第二實施例的輸出緩沖電路的示意電路圖； 圖7 (a)至圖7 (c)是示出第二實施例中在電源啟動期間的操作的波 形圖8是示出根據第三實施例的輸出緩沖電路的示意電路圖； 圖9是示出根據第四實施例的輸出緩沖電路的示意電路圖； 圖10是示出時序調整電路的不同示例的示意電路圖； 圖11是示出時序調整電路的另一示例的示意電路圖； 圖12是示出時序調整電路的另一示例的示意電路圖；以及 圖13是示出時序調整電路的另一示例的示意電路圖。
具體實施方式
第一實施例
現在將參照圖3至圖5 (e)來討論根據本發明第一實施例的輸出緩沖 電路l。
如圖3所示，輸出緩沖電路1包括電平轉換器單元10、輸出電路30 和時序調整電路Tl，電平轉換器單元10用于轉換從半導體器件(未示 出)的內部電路所提供的輸入信號的信號電平以產生中間信號，輸出電路 30基于從電平轉換器單元IO所接收的中間信號而將輸出信號OUT提供給 外部輸出端子EX。
電平轉換器單元IO包括第一電平轉換器10a和第二電平轉換器10b。 第一電平轉換器10a對從內部電路所接收的數據輸入信號A執行電平轉換 以產生中間信號，然后該中間信號被提供給輸出電路30。第二電平轉換器 10對從內部電路所接收的控制輸入信號C執行電平轉換以產生中間信號， 然后該中間信號被提供給輸出電路30。
第一電平轉換器10a包括第一輸入電路11和第一電平轉換器電路 21。第一輸入電路ll包括第一反相器電路lla和第二反相器電路llb。反 相器電路lla和llb中的每一個都具有分別連接到半導體芯片核心的電源 電位VDL和地參考電位的兩個電源端子。第一反相器電路lla接收數據 輸入信號A并且將數據輸入信號A邏輯反相以產生信號AI，信號AI或者 具有半導體芯片核心的電源電位VDL電平(H電平)或者具有地電平(L 電平)。第二反相器電路llb從第一反相器電路lla接收信號AI并且將信 號AI邏輯反相以產生信號AT，信號AT或者具有半導體芯片核心的電源 電位VDL電平(H電平)或者具有地電平(L電平)。因此，第一輸入電 路11產生互補信號AT和AI，互補信號AT和AI具有從地電平到半導體 芯片核心的電源電位VDL電平的幅度。
第一電平轉換器電路21接收信號AI和信號AT。由第一反相器電路 lla所產生的信號AI被提供給N溝道MOS晶體管TN11的柵極，并且由 第二反相器電路llb所產生的信號AT被提供給N溝道MOS晶體管TNI2
的柵極。兩個晶體管TN11和TN12的源極都連接到地。
晶體管TN11的漏極連接到P溝道MOS晶體管TP11的漏極，并且品 體管TN12的漏極連接到P溝道MOS晶體管TP12的漏極。兩個P溝道 MOS晶體管TP11和TP12的源極都連接到外部輸出接口的電源電位 VDH。
晶體管TN11和TP11之間的節點Nil連接到晶體管TP12的柵極，并 且晶體管TN12和TP12之間的節點N12連接到晶體管TP11的柵極。此 外，節點N11連接到輸出電路30，并且或者具有地電平(L電平)或者具 有外部輸出接口的電源電位VDH電平(H電平)的中間信號B被從節點 Nil提供到輸出電路30。也就是說，第一電平轉換器電路21執行互補信 號AT和AI的電平轉換以產生中間信號B，其中互補信號AT和AI具有 從地電平到半導體芯片核心的電源電位VDL電平的幅度，中間信號B具 有從地電平到外部輸出接口的電源電位VDH電平的幅度。然后，第一電 平轉換器電路21將中間信號B提供給輸出電路30。
第二電平轉換器10b包括第二輸入電路12和第二電平轉換器電路 22。第二輸入電路12包括第一反相器電路12a和第二反相器電路12b。反 相器電路12a和12b中的每一個都具有分別連接到半導體芯片核心的電源 電位VDL和地參考電位的兩個電源端子。第一反相器電路12a接收控制 輸入信號C并且將控制輸入信號C邏輯反相以產生信號CI，信號CI或者 具有地電平(L電平)或者具有半導體芯片核心的電源電位VDL電平(II 電平)。第二反相器電路12b從第一反相器電路12a接收信號CI并且將信 號CI邏輯反相以產生信號CT,信號CT或者具有半導體芯片核心的電源 電位VDL電平(H電平)或者具有地電平(L電平)。因此，第二輸入電 路12產生互補信號CT和CI，互補信號CT和CI具有從地電平到半導體 芯片核心的電源電位VDL電平的幅度。
第二電平轉換器電路22接收信號CI和信號CT。由第一反相器電路 12a所產生的信號CI被提供給N溝道MOS晶體管TN21的柵極，并且由 第二反相器電路12b所產生的信號CT被提供給N溝道MOS晶體管TN22 的柵極。兩個晶體管TN21和TN22的源極都連接到地。
晶體管TN21的漏極連接到P溝道MOS晶體管TP21的漏極，并且晶 體管TN22的漏極連接到P溝道MOS晶體管TP22的漏極。兩個P溝道 MOS晶體管TP21和TP22的源極都連接到外部輸出接口的電源電位 VDH。
晶體管TN21和TP21之間的節點N21連接到晶體管TP22的柵極，并 且晶體管TN22和TP22之間的節點N22連接到晶體管TP21的柵極。此 外，節點N21連接到輸出電路30，并且或者具有地電平(L電平)或者具 有外部輸出接口的電源電位VDH電平(H電平)的中間信號D被從節點 N21提供到輸出電路30。也就是說，，二電平轉換器電路22執行互補信 號CT和CI的電平轉換以產生中間信號D，其中互補信號CT和CI具有從 地電平到半導體芯片核心的電源電位VDL電平的幅度，中間信號D具有 從地電平到外部輸出接口的電源電位VDH電平的幅度。然后，第二電平 轉換器電路22將中間信號D提供給輸出電路30。
時序調整電路Tl包括電容器Cl，電容器Cl連接在第一電平轉換器 電路21中的晶體管TN11的柵極端子和連接到輸出電路30的第一電平轉 換器電路21的輸出端子之間。節點N13是晶體管TN11的柵極端子和時 序調整電路Tl的連接點，節點N14是第一電平轉換器電路21的輸出端子 和時序調整電路Tl的連接點。時序調整電路Tl用于抑制在電源啟動期間 由第一電平轉換器10a所產生的中間信號B相對于由第二電平轉換器10b 所產生的中間信號D的信號延遲偏斜的產生。
輸出電路30包括邏輯控制電路40和末級緩沖器50。邏輯控制電路 40包括五個反相器電路41、 42、 43、 44和45。 NOR (或非)電路46和 NAND (與非)電路47連接到反相器電路41至45。反相器電路41至45 中的每一個都具有分別連接到地參考電平和外部輸出接口的電源電位 VDH的兩個電源端子(未示出)。
反相器電路41從第一電平轉換器10a接收中間信號B并且將中間信 號B邏輯反相以產生邏輯上反相的信號BI，信號BI被提供給NOR電路 46的輸入端子和NAND電路47的輸入端子。反相器電路42從第二電平 轉換器10b接收中間信號D并且將中間信號D邏輯反相以產生邏輯上反相
的信號DI，信號DI被提供給反相器電路43和NAND電路47的輸入端 子。反相器電路43從反相器電路42接收信號DI并且將信號DI邏輯反相 以產生信號DT，信號DT具有等于中間信號D的信號電平。然后信號DT 被提供給NOR電路46的輸入端子。
NOR電路46基于提供到其輸入端子的信號BI和信號DT而產生信號 E，并且將信號E提供給反相器電路44。反相器電路44從NOR電路46接 收信號E并且將信號E邏輯反相以產生反相信號S,然后反相信號E被提 供給末級緩沖器50。
NAND電路47基于由其輸入端子所接收的信號BI和DI而產生信號 F，并且將信號F提供給反相器電路45。反相器電路45從NAND電路47 接收信號F并且將信號F邏輯反相以產生反相信號F，然后反相信號F被 提供給末級緩沖器50。
末級緩沖器50包括P溝道MOS晶體管TP50和N溝道MOS晶體管 TN50。由反相器電路44所產生的反相信號豆被提供到P溝道MOS晶體管 TP50的柵極，由反相器電路45所產生的反相信號F被提供到N溝道MOS 晶體管TN50的柵極。晶體管TP50的源極連接到外部輸出接口的電源電 位VDH，漏極連接到晶體管TN50的漏極。晶體管TN50的源極連接到 地。
晶體管TP50和TN50之間的節點N50連接到外部輸出端子EX。輸出 信號OUT被從節點N50提供到外部輸出端子EX。
現在將參照圖4來討論在輸出緩沖電路1的每個電源的電壓電平穩定 時所執行的操作。
首先，將討論在L電平的數據輸入信號A和L電平的控制輸入信號C 被提供到電平轉換器單元10時所執行的操作。
當L電平的數據輸入信號A被提供到電平轉換器單元10時，信號AI 被設定為H電平并且信號AT被設定為L電平。此外，晶體管TN11導通 并且晶體管TN12關斷。當晶體管TN11導通時，晶體管TP12的柵極連接 到地并且晶體管TP12導通。當晶體管TP12導通時，因為晶體管TP11的 柵極連接到外部輸出接口的電源電位VDH，所以晶體管TP11關斷。在這 種狀態下，晶體管TN11和晶體管TP11之間的節點Nil處的電位被設定 為地電平，并且具有地電平(L電平)的中間信號B被從節點N11提供到 反相器電路41。
當L電平的控制輸入信號C被提供到電平轉換器單元10時，信號CI 被設定為H電平并且信號CT被設定為L電平，并且，晶體管TN21導 通，晶體管TN22關斷。當晶體管TN21導通時，晶體管TP22的柵極連接 到地并且晶體管TP22導通。當晶體管TP22導通時，因為晶體管TP21的 柵極連接到外部輸出接口的電源電位VDH，所以晶體管TP21關斷。在這 種狀態下，晶體管TN21和晶體管TP21之間的節點N21處的電位被設定 為地電平，并且具有地電平(L電平)的中間信號D被從節點N21提供到 反相器電路42。
當L電平的中間信號B被提供到反相器電路41并且L電平的中間信 號D被提供到反相器電路42時，H電平的信號BI和L電平的信號DT被 提供到NOR電路46，并且H電平的信號BI和H電平的信號DI被提供到 NAND電路47。然后，L電平的信號E被從NOR電路46提供到反相器電 路44,并且H電平的信號豆被從反相器電路44提供到P溝道MOS晶體管 TP50。此夕卜，L電平的信號F被從NAND電路47提供到反相器電路45， 并且H電平的信號f被從反相器電路45提供到N溝道MOS晶體管 TN50。
然后，P溝道MOS晶體管TP50響應于H電平的信號I而關斷，并且 N溝道MOS晶體管TN50響應于H電平的信號F而導通。因此，晶體管 TP50和TN50之間的節點N50的電位被設定為地電平(L電平)，并且L 電平的輸出信號OUT被從節點N50提供到外部輸出端子EX。
接下來，當數據輸入信號A在時間tl從L電平上升到H電平時，信 號AI下降到L電平并且信號AT上升到H電平。因此，晶體管TN11關斷 并且晶體管TN12導通。然后，晶體管TP11導通并且晶體管TP12關斷。 在這種狀態下，節點Nil處的電位上升到外部輸出接口的電源電位VDII (H電平)，并且H電平的中間信號B被從節點Nil提供到反相器電路 41。在信號AI從H電平下降到L電平的瞬間(時間tl)，中間信號B也
具有L電平，并且因為節點N13和N14處的電位之間沒有電位差，所以 電容器Cl未被放電。而且，在中間信號B從L電平上升到H電平的瞬間 (時間t2),第一電平轉換器電路21中的每個晶體管的操作已經被確 定，第一電平轉換器電路21穩定地操作。因此，輸入到第一電平轉換器 電路21和從第一電平轉換器電路21輸出的信號B和D的信號電平受電容 器C1的影響極小。
然后，當H電平的中間信號B和L電平的中間信號D被提供到輸出 電路30時，L電平的信號豆被從NOR電路46經由反相器電路44提供到P 溝道MOS晶體管TP50的柵極，并且L電平的信號F被從NAND電路47 經由反相器電路45提供到N溝道MOS晶體管TN50的柵極。分別響應于 L電平的信號I和5 ， P溝道MOS晶體管TP50導通并且N溝道MOS晶體 管TN50關斷。因此，節點N50處的電位被設定為外部輸出接口的電源電 位VDH電平(H電平)，并且H電平的輸出信號OUT被從節點N50提供 到外部輸出端子EX。
隨后，當控制輸入信號C在時間t3從L電平上升到H電平時，信號 CI下降到L電平并且信號CT上升到H電平。因此，晶體管TN21關斷并 且晶體管TN22導通。然后，晶體管TP21導通并且晶體管TP22關斷。在 這種狀態下，節點N21處的電位上升到外部輸出接口的電源電位VDI-I電 平(H電平)，并且H電平的中間信號D被從節點N21提供到反相器電 路42。
當H電平的中間信號B和H電平的中間信號D被提供到輸出電路30 時，H電平的信號豆被從NOR電路46經由反相器44提供到P溝道MOS 晶體管TP50的柵極，并且L電平的信號5被從NAND電路47經由反相器 電路45提供到N溝道MOS晶體管TN50的柵極。分別響應于H電平的信 號E和L電平的信號E ， P溝道MOS晶體管TP50和N溝道MOS晶體管 TN50都關斷。因此，節點N50被設定為髙阻抗。
接下來，當數據輸入信號A在時間t4從H電平下降到L電平時，信 號AI上升到H電平并且信號AT下降到L電平。因此，晶體管TN11導通 并且晶體管TN12關斷。然后，晶體管TP12導通并且晶體管TP11關斷。
在這種狀態下，節點N11處的電位下降到地電平(L電平)，并且L電平 的中間信號B被從節點Nil提供到反相器電路41。如前所述，在中間信 號B從H電平下降到L電平的瞬間(時間t5)，第一電平轉換器電路21 中的每個晶體管的操作已經被確定，第一電平轉換器電路21穩定地操 作。因此，由第一電平轉換器電路21所產生的中間信號B的信號電平不 受電容器C1的影響。
當L電平的中間信號B和H電平的中間信號D被提供到輸出電路30 時，H電平的信號豆被從NOR電路46經由反相器電路44提供到P溝道 MOS晶體管TP50的柵極，并且L電平的信號F被從NAND電路47經由 反相器電路45提供到N溝道MOS晶體管TN50的柵極。分別響應于H電 平的信號豆和L電平的信號F ， P溝道MOS晶體管TP50和N溝道MOS 晶體管TN50都關斷。因此，節點N50被設定為高阻抗。
現在將參照圖5 (a)至圖5 (e)來討論輸出緩沖器1在電源啟動期間 的操作。下面描述在L電平的數據輸入信號A和L電平的控制輸入信號C 分別被提供到第一電平轉換器10a和第二電平轉換器10b時的操作。
如圖5 (a)所示，在電源啟動期間，半導體芯片核心的電源電位 VDL和外部輸出接口的電源電位VDH分別以預定的斜率上升。半導體芯 片核心的電源電位VDL比外部輸出接口的電源電位VDH以更加緩和的斜 率上升。
在這種狀態下，當L電平的數據輸入信號A被提供到第一輸入電路 11時，具有半導體芯片核心的電源電位VDL電平的信號AI被提供到第一 電平轉換器電路21的晶體管TNll，并且地電平的信號AT被提供到晶體 管TN12。此外，當L電平的控制輸入信號C被提供到第二輸入電路12 時，具有半導體芯片核心的電源電位VDL電平的信號CI被提供到第二電 平轉換器電路22的晶體管TN21,并且L電平的信號CT被提供到晶體管 TN22。
晶體管TN12和TN22被L電平的信號AT和CT關斷。如上所述，當 半導體芯片核心的穩定的電源電位VDL被提供到晶體管TNll和TN21的 柵極時，晶體管TN11和TN21導通。在電源啟動期間，直到信號AI和CI
的電位超過相應的晶體管TN11和TN21的閾值電壓Vth，晶體管TN11和 TN21才導通。因此，第一電平轉換器電路21和第二電平轉換器電路22 在不活躍(inactive)區域具有不穩定的操作，直到信號AI和CI的信號電 平上升并且晶體管TN11和TN21導通。也就是說，在不活躍區域中，第 一電平轉換器電路21和第二電平轉換器電路22產生中間信號B和D，如 圖5 (c)所示，中間信號B和D的上升跟隨外部輸出接口的電源電位 VDH的上升電平，而不管所提供的L電平的信號A和C。然后，當信號 AI和CI超過晶體管TN11和TN21的閾值電壓Vth時，轉換器電路21和 22進行操作并且跟隨外部輸出接口的電源電位VDH的上升電平的中間信 號B和D下降到地電平。
然而，當第一電平轉換器10a的寄生電容變得大于第二電平轉換器 10b的寄生電容時，中間信號B的傳輸時間被延長并且中間信號B遲于中 間信號D下降。因為信號I和F都被設定為L電平的時期由該信號延遲產 生，所以出現產生錯誤操作信號SH的問題，錯誤操作信號SH具有跟隨 外部輸出接口的電源電位VDH的上升電平的H電平。
為了處理該問題，本實施例的輸出緩沖電路1包括時序調整電路T1， 其位于第一電平轉換器電路21的節點N13 (輸入側)和節點N14 (輸出 側)之間，以便抑制中間信號B相對于中間信號D的信號延遲偏斜的發 生。利用時序調整電路Tl，在不活躍區域中，節點N14的電位(中間信 號B)反映了節點N13的電位(信號AI)。
具體而言，在不活躍區域中，信號AI的信號電平跟隨半導體芯片核 心的電源電位VDL的上升電平。因為半導體芯片核心的電源電位VDL比 比外部輸出接口的電源電位VDH (不活躍區域中的中間信號B)以更加緩 和的斜率上升，所以節點N13和節點N14之間的電位差不斷波動。因此， 節點N14的電位的改變可以通過時序調整電路Tl的電容器Cl快速地反映 在節點N13處。也就是說，如圖5 (b)所示，節點N13的電位(即信號 AI的信號電平)的增長跟隨外部輸出接口的電源電位VDH的上升電平。
因此，信號AI的信號電平比信號CI的信號電平更快速地上升，信號 CI的信號電平跟隨半導體芯片核心的電源電位VDL的上升電平。因此，
信號AI在時間tll達到晶體管Til的閾值電壓Vth，比信號CI更快速， 并且晶體管TN11導通。因此，具有地電平(L電平)的中間信號B被從 晶體管TP11和TN11之間的節點Nil提供到節點N14。也就是說，在時 間tl 1 ，中間信號B從外部輸出接口的電源電位VDH的上升電平下降到地 電平，如圖5 (c)所示。
隨后，信號CI在時間tl2達到晶體管TN21的閾值電壓Vth，如圖5 (b)所示。因此，中間信號B比中間信號D的下降快與時間(tl2-tll) 相對應的量。因此，即使當第一電平轉換器10a的寄生電容大于第二電平 轉換器10b的寄生電容并且中間信號B的傳輸時間被延長時，中間信號B 相對于中間信號D的信號延遲偏斜的發生也被抑制。
在這種方式下，由反相器電路44所產生的信號巨不下降到L電平，如 圖5 (d)所示，這是因為在電源啟動期間沒有中間信號B被設定為H電 平并且中間信號D被設定為L電平的時期。也就是說，沒有這樣的時期， 在該時期期間，如在相關技術的輸出緩沖電路100中一樣，信號5和f都 被設定為L電平。因此，如圖5 (e)所示，在包括時序調整電路Tl的本 實施例的輸出緩沖電路1中，不產生錯誤操作信號SH作為輸出信號 OUT。
本實施例的輸出緩沖電路1具有下述優點。 (1)包括電容器CI的時序調整電路Tl被設置在第一電平轉換器電 路21的輸入側(N13)和輸出側(N14)之間。因為在電源啟動期間，中 間信號B的電位的改變通過時序調整電路Tl反映在信號AI的電位中，所 以第一電平轉換器電路21的晶體管TN11根據外部輸出接口的電源電位 VDH的上升電平而導通。因此，晶體管TN11比晶體管TN21更快速地導 通，晶體管TN21根據半導體芯片核心的電源電位VDL的上升電平而導 通。因此，中間信號B相對于中間信號D的信號延遲偏斜的發生被抑制。 因此，因為在電源啟動期間沒有這樣的時期，在該時期期間，信號i和》 都被設定為L電平，所以錯誤操作信號SH的產生被最優地抑制。
此外，因為在這種方式下中間信號B的信號延遲偏斜的發生被抑制， 所以半導體芯片核心的電源電位VDL和外部輸出接口的電源電位VDH的
上升順序的自由度提高了。
(2)時序調整電路T1僅包括電容器C1。因為時序調整電路T1具有 簡單的結構，所以時序調整電路T1的增加并未很大地增大輸出緩沖電路1 的尺寸。
第二實施例
現在將參照圖6和圖7 (a)至圖7 (c)來討論根據本發明的第二實施 例的輸出緩沖電路2。第二實施例的輸出緩沖電路2包括時序調整電路 T2，時序調整電路T2不同于第一實施例的輸出緩沖電路1的時序調整電 路Tl。現在將詳細描述時序調整電路T2。相似或相同的標號被給予那些 與圖3至圖5 (e)中的組件相同或類似的組件。這樣的組件將不被詳細描 述。
如圖6所示，時序調整電路T2包括與反相器電路42并聯連接的電容 器C2，反相器電路42連接到第二電平轉換器電路22的節點N21。也就是 說，電容器C2連接在反相器電路42的輸入端子和輸出端子之間。節點 N40是電容器C2和反相器電路42的輸入端子的連接點。節點N41是電容 器C2和反相器電路42的輸入端子的連接點。時序調整電路T2用于在電 源啟動期間，通過延遲從第二電平轉換器10b所提供的中間信號D而抑制 中間信號B相對于中間信號D的信號延遲偏斜的產生。
現在將參照圖7 (a)至圖7 (c)來描述第二實施例的輸出緩沖電路2 在電源啟動期間的操作。
如圖7 (a)所示，在電源啟動期間，半導體芯片核心的電源電位 VDL和外部輸出接口的電源電位VDH分別以預定的斜率上升。半導體芯 片核心的電源電位VDL比外部輸出接口的電源電位VDH以更加緩和的斜 率上升。
當L電平的數據輸入信號A和L電平的控制輸入信號C分別被提供 給第一輸入電路ll和第二輸入電路12時，跟隨半導體芯片核心的電源電 位VDL的電平并且與之一起上升的信號AI和CI分別被提供給晶體管 TN11和TN21的柵極。中間信號B和D的信號電平跟隨外部輸出接口的
電源電位VDH并且與之一起上升，直到超過晶體管TN11和TN21的閾值 電壓Vth，如圖7 (a)所示。當信號AI和CI超過晶體管TN11和TN21 的閾值電壓Vth時，電平轉換器電路21和22進行操作，并且中間信兮B 和D下降到地電平。
當中間信號D的信號電平跟隨外部輸出接口的電源電位VDH的上升 電平并且與之一起上升時，電荷由于節點N40和節點N41之間的電位差而 在與反相器電路42并聯連接的電容器C2中積累。如圖7 (b)所示，這增 大了電容器C2兩端的電壓VI。當信號CI在時間t13達到晶體管TN21的 閾值電壓Vth并且中間信號D下降到地電平時，充電后的電容器C2兩端 的電壓V1引起節點N40的電位下降中的延遲，如圖7 (c)所示。也就是 說，在電容器C2兩端的電壓Vl的放電結束時的時間t14，節點N40的電 位下降到地電平。
利用時序調整電路T2，即使當如圖7 (a)所示，第一電平轉換器10a 的寄生電容大于第二電平轉換器10b的寄生電容并且中間信號B的傳輸時 間延長時，中間信號D的下降也被電容器C2上的電壓的放電時間(從吋 間t13至時間t14的時間)延遲。因此，中間信號B比中間信號D更快速 地下降到地電平。
這樣，如圖7 (c)所示，因為在電源啟動期間沒有這樣的時期，在該 時期期間，中間信號B被設定為H電平并且中間信號D (節點N40的電 位)被設定為L電平，所以由反相器電路44所產生的信號I不下降到L 電平。也就是說，沒有這樣的時期，在該時期期間，如在相關技術的輸出 緩沖電路100中一樣，信號豆和f都被設定為L電平。因此，在包括時序 調整電路T2的第二實施例的輸出緩沖電路2中，不產生錯誤操作信號SH 作為輸出信號OUT。
第二實施例的輸出緩沖電路2具有下述優點。 (1)包括電容器C2的時序調整電路T2與反相器電路42并聯連接， 反相器電路42連接到第二電平轉換器電路22的節點N21。利用時序調整 電路T2，在電源啟動期間，中間信號D的下降被延遲一段時期，該時期 與電容器C2兩端的電壓V1的放電時間相對應。因此，即使當中間信號D
的傳輸時間由于電平轉換器10a和10b的內部寄生電容而被延長時，中間 信號B也比中間信號D更快速地下降到地電平。這樣，因為在電源啟動期 間沒有這樣的時期，在該時期期間，信號i和F都被設定為L電平，所以 不產生錯誤操作信號SH。而且，中間信號D的延遲時間可以通過改變電 容器C2的電容而被容易地改變。
(2)時序調整電路T2僅包括電容器C2。因為時序調整電路T2具有 簡單的結構，所以時序調整電路T2的增加并未很大地增大輸出緩沖電路2 的尺寸。
第三實施例
現在將在下面參照圖8來描述根據本發明的第三實施例的輸出緩沖電 路3。第三實施例的輸出緩沖電路3包括時序調整電路T3，時序調整電路 T3不同于第一實施例的輸出緩沖電路1的時序調整電路Tl和第二實施例 的輸出緩沖電路2的時序調整電路T2。下面詳細描述時序調整電路T3。 相似或相同的標號被給予那些與圖3至圖7 (c)中的組件相同或類似的組 件。這樣的組件將不被詳細描述。
如圖8所示，時序調整電路T3包括電容器C3，電容器C3連接在反 相器電路42的輸入端子(節點N40)和外部輸出接口的電源電位VDII之 間。
在輸出緩沖電路3中，在電源啟動期間，當信號CI達到晶體管TN21 的閾值電壓Vth時，電容器C3延遲中間信號D下降到L電平的時序。因 此，中間信號B相對于中間信號D的信號延遲偏斜被最優地抑制。因此， 不產生錯誤操作信號SH作為輸出信號OUT。
第三實施例的輸出緩沖電路3具有下述優點。 (1)電容器C3被安排在反相器電路42的輸入端子(節點N40)和 外部輸出接口的電源電位VDH之間。在電源啟動期間，電容器C3延遲中 間信號D的下降。因此，中間信號B相對于中間信號D的延遲信號偏斜 的產生被最優地抑制。因此，不產生錯誤操作信號SH作為輸出信號 OUT。
(2)時序調整電路T3僅包括電容器C3。因為時序調整電路T3具有 簡單的結構，所以時序調整電路T3的增加并未很大地增大輸出緩沖電路3 的尺寸。
第四實施例
現在將在下面參照圖9來描述根據本發明的第四實施例的輸出緩沖電 路4。第四實施例的輸出緩沖電路4包括時序調整電路T4，時序調整電路 T3不同于第一到第三實施例的輸出緩沖電路1到3的時序調整電路Tl、 T2和T3。下面詳細描述時序調整電路T4。相似或相同的標號被給予那些 與圖3至圖8中的組件相同或類似的組件。這樣的組件將不被詳細描述。
如圖9所示，時序調整電路T4包括N溝道MOS晶體管TN40和高阻 元件R， N溝道MOS晶體管TN40的漏極和柵極連接到反相器電路41的 輸入端子，反相器電路41連接到第一電平轉換器電路21的節點N11，高 阻元件R連接在地和晶體管TN40的源極之間。高阻元件R具有遠遠大于 晶體管TP11導通時的導通電阻的電阻值。節點N42是反相器電路41的輸 入端子和晶體管TN40的柵極的連接點，節點N43是反相器電路41的輸 入端子和和晶體管TN40的漏極的連接點。此外，節點Nll、節點N42和 節點N43是同一節點。時序調整電路T4用于在電源啟動期間，通過迫使 由第一電平轉換器10a所產生的中間信號B (跟隨外部輸出接口的電源電 位VDH的上升電平的不定操作信號)下降到地電平而抑制中間信號B相 對于中間信號D的信號延遲偏斜的產生。
現在將描述輸出緩沖電路4在電源啟動期間的操作。
以與第二和第三實施例中相同的方式，在電源啟動期間，半導體芯片 核心的電源電位VDL和外部輸出接口的電源電位VDH分別以預定的斜率 上升，中間信號B和D的信號電平跟隨外部輸出接口的電源電位VDH的 上升電平并且與之一起上升，直到信號AI和CI超過晶體管TN11和TN21 的閾值電壓Vth。
當中間信號B跟隨外部輸出接口的電源電位VDH并與之一起上升， 并且電位超過時序調整電路T4中的晶體管TN40的閾值電壓時，晶體管
TN40導通并且節點N43的電位由于高阻元件R而強行下降到地電平。當 節點N43的電位被迫使為地電平時，因為晶體管TP12的柵極連接到地， 所以晶體管TP12導通。當晶體管TP12導通時，因為晶體管TP11的柵極 連接到外部輸出接口的電源電位VDH，所以晶體管TP11關斷。因此，第 一電平轉換器電路21穩定地操作。因此，中間信號B被保持為L電平 (地電平)。
因為當中間信號B的電位達到晶體管TN40的閾值電壓時中間信號B 通過時序調整電路4而被迫使為地電平，所以中間信號B以與第一至第三 實施例的輸出緩沖電路1至3相同的方式，比中間信號D更快速地下降。 因此，中間信號B相對于中間信號D的延遲信號偏斜的產生被抑制。因 此，不產生錯誤操作信號SH作為輸出信號OUT。
此外，當時序調整電路T4在電源電壓電平穩定之后在節點N42和 N43中產生H電平的中間信號B時，晶體管TN40由H電平的中間信號B 導通。然而，因為高阻元件R的電阻值比晶體管TP11的導通電阻高得足 夠多，所以節點N42和N43通過高阻元件R而保持H電平電位。而且， 當高阻元件R的電阻值較低時，直流電瞬時通過高阻元件R流向地。然 而，通過增大髙阻元件R的電阻值而抑制直流電流。因此，通過增加時序 調整電路T4，最優地抑制功耗的增大。
第四實施例的輸出緩沖電路4具有下述優點。
(1) 包括N溝道MOS晶體管TN40和高阻元件R的時序調整電路 T4被安排在地和反相器電路41的輸入端子之間。當跟隨外部輸出接口的 電源電位VDH的上升電平并與之一起上升的中間信號B超過晶體管TN40 的閾值電壓時，中間信號B由于時序調整電路T4而強行下降到地電平。 因此，因為中間信號B更快速地下降，所以中間信號B相對于中間信號D 的信號延遲偏斜的發生被抑制。這最優地抑制了產生錯誤操作信號SH作 為輸出信號OUT。
(2) 高阻元件R被設置在地和N溝道MOS晶體管TN40的源極之 間。在這種配置下，當在電源電平穩定之后在節點N42和N43之間產生H 電平的中間信號B時，通過髙阻元件而流向地的直流電的可能性被最優地
抑制。因此，通過增加時序調整電路T4而最優地抑制功耗的增大。
本領域技術人員應該清楚，本發明可以以許多其他具體的形式實施， 而不脫離本發明的精神或范圍。尤其應該了解到本發明可以以下列形式實 施。
第一實施例的時序調整電路T1是用電容器C1實現的。然而，時序調 整電路Tl不局限于電容器，只要其為容性元件即可。例如，時序調整電 路Tl也可以用由晶體管元件構成的柵電容器Gl實現，如圖10所示。該 配置也獲得與第一實施例的輸出緩沖電路1相同的優點。
第二實施例的時序調整電路T2是用電容器C2實現的。然而，時序調 整電路T2不局限于電容器，只要其為容性元件即可。例如，時序調整電 路T2也可以用由晶體管元件構成的柵電容器G2實現，如圖11所示。該 配置也獲得與第二實施例的輸出緩沖電路2相同的優點。
第三實施例的時序調整電路T3是用電容器C3實現的。然而，時序調 整電路T3不局限于電容器，只要其為容性元件即可。例如，時序調整電 路T3也可以用由晶體管元件構成的柵電容器G3實現，如圖12所示。該 配置也獲得與第三實施例的輸出緩沖電路3相同的優點。
如圖13所示，第四實施例的時序調整電路T4的高阻元件R也可以被 改變為N溝道MOS晶體管TN41。 N溝道MOS晶體管TN41被設定為具 有這樣的導通電阻值，該導通電阻值遠遠高于晶體管TP11的導通電阻值 (髙導通電阻值)。該配置也獲得與第四實施例的輸出緩沖電路4相同的 優點。
也可從第四實施例的時序調整電路T4中去除高阻元件R。 上述實施例的時序調整電路Tl至T4可以被以各種方式組合并且增加 到輸出緩沖電路中。例如，輸出緩沖電路也可以包括第一實施例的時序調 整電路Tl和第二實施例的時序調整電路T2。此外，輸出緩沖電路也可以 包括第三實施例的時序調整電路T3和第四實施例的時序調整電路T4。例 如，輸出緩沖電路也可以包括第一實施例的時序調整電路T1、第二實施例 的時序調整電路T2和第四實施例的時序調整電路T4。
雖然在上述實施例中，在電源啟動期間，中間信號B比中間信號D更
快速地下降，但是中間信號B和中間信號D也可以同時下降。
在第二至第四實施例中，外部輸出接口的電源電位VDH也可以被設
定為低于半導體芯片核心的電源電位VDL的電壓。
當前的示例和實施例被認為是說明性而非限制性的，本發明不局限于
這里所給出的細節，而是可以在所附權利要求書的范圍和等同物內進行修改。
權利要求
1.一種輸出緩沖電路(1；2；3；4)，包括第一電平轉換器(10a)，該第一電平轉換器(10a)用于基于數據輸入信號(A)而產生第一信號(B)，所述數據輸入信號(A)所具有的幅度范圍在第一電源電位(VDL)和地參考電位之間，其中所述第一信號所具有的幅度范圍在第二電源電位(VDH)和所述地參考電位之間，所述第二電源電位(VDH)不同于所述第一電源電位(VDL)第二電平轉換器(10b)，該第二電平轉換器(10b)用于基于控制輸入信號(C)而產生第二信號(D)，所述控制輸入信號(C)具有所述第一電源電位和所述地參考電位之間的幅度范圍，所述第二信號(D)具有所述第二電源電位和所述地參考電位之間的幅度范圍，其中所述第一信號(B)的下降相對于所述第二信號(D)具有一延遲；以及輸出電路(30)，該輸出電路(30)用于基于所述第一信號和第二信號而產生輸出信號，所述輸出信號具有所述地參考電位、第二電源電位和高阻抗這三個值之一，所述輸出緩沖電路的特征在于時序調整電路，該時序調整電路用于在電源啟動期間補償所述第一信號相對于所述第二信號的下降延遲。
2. 如權利要求1所述的輸出緩沖電路，其特征在于所述時序調整電路 包括在電源啟動期間使所述第一信號的下降提前的第一調整電路(Tl; T4)。
3. 如權利要求2所述的輸出緩沖電路，其特征在于所述第一電平轉換器(10a)包括輸出晶體管(TN11)，該輸出晶體 管(TN11)的柵極響應一從所述數據輸入信號得到的信號，漏極接收所述 第二電源電位，源極接收所述地參考電位；并且所述第一調整電路(Tl)包括容性元件(CI; Gl)，該容性元件 (CI; Gl)連接在所述輸入晶體管(TN11)的柵極和所述輸入晶體管 (TN11)的漏極之間。
4. 如權利要求3所述的輸出緩沖電路，其特征在于所述容性元件是電 容器(Cl)。
5. 如權利要求3所述的輸出緩沖電路，其特征在于所述容性元件是由 晶體管元件構成的柵電容器(Gl)。
6. 如權利要求2所述的輸出緩沖電路，其特征在于 所述第一電平轉換器(10a)包括用于輸出所述第一信號(B)的輸出端子；并且所述第一調整電路(T4)包括第一N溝道MOS晶體管(TN40)，該 第一N溝道MOS晶體管(TN40)的柵極和漏極連接到所述第一電平轉換 器的輸出端子，源極連接到所述地參考電位。
7. 如權利要求6所述的輸出緩沖電路，其特征在于所述第一調整電路 (T4)還包括高阻元件(R)，該高阻元件(R)連接在所述地參考電位和所述第一N溝道MOS晶體管(TN40)的源極之間。
8. 如權利要求6所述的輸出緩沖電路，其特征在于所述第--調整電路 (T4)還包括第二N溝道MOS晶體管(TN41)，該第二N溝道MOS晶體管(TN41)的柵極連接到所述第一電平轉換器的輸出端于，漏極連接到 所述第一N溝道MOS晶體管(TN40)的源極，源極連接到所述地參考電 位，并且所述第二N溝道MOS晶體管具有高的導通電阻值。
9. 如權利要求1所述的輸出緩沖電路，其特征在于所述時序調整電路 包括在電源啟動期間延遲所述第二信號的下降的第二調整電路(T2; T3)。
10. 如權利要求9所述的輸出緩沖電路，其特征在于所述第二電平轉換器(10b)包括用于輸出所述第二信號(D)的輸出 端子；所述輸出電路(30)包括用于接收所述第二信號(D)的反相器電路 (42)，該反相器電路(42)連接到所述第二電平轉換器(10b)的輸出 端子；并且所述第二調整電路(T2)包括與所述反相器電路(42)并聯連接的容 性元件(C2; G2)。
11. 如權利要求IO所述的輸出緩沖電路，其特征在于所述容性元件是 電容器(C2)。
12. 如權利要求IO所述的輸出緩沖電路，其特征在于所述容性元件是 由晶體管元件構成的柵電容器(G2)。
13. 如權利要求9所述的輸出緩沖電路，其特征在于 所述第二電平轉換器(10b)包括用于輸出所述第二信號(D)的輸出端子；并且所述第二調整電路(T3)包括容性元件(C3; G3)，該容性元件 (C3; G3)連接在所述第二電源電位和所述第二電平轉換器的輸出端子之 間。
14. 如權利要求13所述的輸出緩沖電路，其特征在于所述容性元件是 電容器(C3)。
15. 如權利要求13所述的輸出緩沖電路，其特征在于所述容性元件是 由晶體管元件構成的柵電容器(G3)。
全文摘要
一種在電源啟動期間抑制錯誤操作信號的產生的輸出緩沖電路(1；2；3；4)包括基于數據輸入信號(A)而產生第一信號(B)的第一電平轉換器(10a)，數據輸入信號(A)具有第一電源電位(VDL)和地參考電位之間的幅度范圍。第一信號具有不同于第一電源電位的第二電源電位(VDH)和地參考電位之間的幅度范圍。第二電平轉換器(10b)基于控制輸入信號(C)而產生第二信號(D)，控制輸入信號(C)具有第一電源電位和地參考電位之間的幅度范圍，第二信號(D)具有第二電源電位和地參考電位之間的幅度范圍。第一信號(B)在第二信號(D)的延遲之后下降。輸出電路(30)產生輸出信號。時序調整電路在電源啟動期間補償第一信號的下降延遲。
文檔編號H03K19/0944GK101119114SQ20071013585
公開日2008年2月6日 申請日期2007年7月30日 優先權日2006年7月31日
發明者宮崎裕至 申請人:富士通株式會社