專利名稱：一種防止門控時鐘毛刺的電路的制作方法
技術領域：
本發明主要應用于低功耗設計時，需要對時鐘進行停時鐘處理的電路中。可用于集成電 路卡芯片、便攜式消費類電子中用到的控制芯片等各種有低功耗要求的集成電路設計中，也 可用于避免高速工作的芯片產生過高溫度，從而提高產品可靠性。
背景技術：
隨著便攜式消費類電子產品的應用日益廣泛，功耗問題越來越突出。為了滿足用戶的追 求更新體驗的需求，越來越多的功能被集成到便攜產品中，對產品的性能要求也比以往高的 多。這些功能和性能的提升都會消耗更多的能量。在電池供電的便攜產品中，除了功能和性 能，電池的使用時間也是要著重考慮的因素。同時，系統成本的限制也使設計者越來越多的 關注低功耗設計。在集成電路卡，尤其是非接觸卡的應用中，讀卡設備所能提供的能量是有 限的，為了保證集成電路卡能正常工作，也要求集成電路卡芯片降低功耗。
在一些高端產品領域，即使沒有電池使用時間和外界所能提供的能量的限制，功耗問題 也需要仔細處理。較高的功耗會導致芯片散熱設計難度以及散熱和封裝成本的明顯增加，芯 片的可靠性也明顯下降。過高的溫度會引起電參數的漂移、器件的失效和有關封裝的故障。
隨著電子產品環境污染、能源消耗速度過快等種種問題的困擾，全球對環保與節能的關 注達到前所未有的高度。各國政府也紛紛出臺政策，制定自己的"綠色"法規。低功耗設計 對于節約社會資源，降低能耗也有現實意義。
在電子產品中，集成電路芯片是重要的組成部分，芯片的功耗很大程度上決定了整個產 品的功耗。所以，在芯片設計中，低功耗設計已經成為一個專門的研究領域。
低功耗設計需要在系統結構設計、電路設計、版圖設計、工藝設計等不同的設計階段進 行考慮。 一般在系統結構設計階段進行的低功耗設計，對節省功耗的貢獻最大。門控時鐘是 一項非常有效的也是使用最多的低功耗技術。在某一段時間內，將這段時間不需要工作的模 塊進行時鐘門控，既不影響功能，又可以最大限度的節省功耗。
隨著設計規模的增大，現在流行的設計方法， 一般是同步設計，即由時鐘和復位管理模 塊生成一個或幾個主要的工作時鐘與異步復位信號，所有的模塊的觸發器基本工作在這幾個 時鐘與復位信號下，而不是每個觸發器都有自己的時鐘和異步復位信號。在同步設計中，因 為絕大多數觸發器都工作在相同的時鐘下，對于主工作時鐘的門控，比較簡單可行，而且節 省功耗的效果非常顯著。
發明內容
本發明的內容在于實現了一種防止門控時鐘毛剌的電路。在低功耗設計技術中，門控時 鐘是行之有效的設計手段。在整個電路中，包含了多個功能模塊，晶體管翻轉產生的動態功 耗是其主要的功耗，約占80%。但并不是每個功能模塊都需要一直工作，在某一段時間內， 可能有些模塊不需要工作，而在另一段時間內，又有另一些模塊不需要工作。這就需要根據 每個模塊的工作條件，將某段時間不需要工作的模塊時鐘進行門控。門控后的時鐘不再翻轉， 保持一個固定電平，此時鐘驅動的模塊就不會產生動態功耗。
同步設計中，絕大部分的觸發器工作在同一個時鐘的同一個時鐘沿下。如圖1所示，一 般的門控電路，是在原始時鐘(Clock)與固定電平(高電平、低電平皆可，圖1以高電平為 例)間設計一個兩路選通器。當門控條件滿足時，輸出的門控時鐘(ClockGated)為固定電 平。由于門控使能信號(GateEnable)由時鐘的同一個沿驅動，作為輸入之一的原始時鐘與 門控信號之間存在競爭。此競爭進而可能產生毛刺。圖2是圖l所示電路的時序波形圖。在 門控使能信號的下降沿(如圖2中虛線所示時刻)，因為時鐘信號傳輸的延遲，原始時鐘的上 升沿有可能比門控使能信號下降沿后發生，這就會導致圖2中所示的門控時鐘上的"毛刺"。 時鐘上的毛刺會讓整個電路工作的穩定性與可靠性大大降低。
本發明的主要思想是通過消除輸入原始時鐘與門控信號之間的競爭，從而消除輸出的門 控時鐘上的毛刺。因為門控使能信號有上升沿(進入低功耗模式)和下降沿(退出低功耗模 式)，如果門控使能信號由時鐘的同一個沿來生成，則肯定無法同時消除門控使能信號兩個沿 上的競爭。本發明設計的電路可以生成這樣的門控使能信號門控使能信號在時鐘的上升沿 由低電平變高電平，在時鐘的下降沿由高電平變低電平。這樣門控使能信號的上升沿與下降 沿都與輸入的原始時鐘保持一致，消除了組合邏輯電路中的競爭，輸出的門控信號上也就不
再會出現毛刺。
一般的門控電路生成的門控時鐘上會出現毛刺。時鐘上的毛刺會使電路出現一些錯誤狀 態，極大影響整個電路工作的穩定性與可靠性。利用本發明提供的電路進行門控時鐘的設計， 則可以消除門控時鐘上的毛刺，提高電路工作的穩定性與可靠性。
圖1一般的門控電路
圖2 —般門控電路的波形
圖3防止門控時鐘毛刺的電路
圖4防止門控時鐘毛刺電路的波形
圖5防止毛刺的低電平門控電路
具體實施例方式
圖3是本發明的電路結構圖。本發明的電路主要是為了產生一個不會產生毛刺的門控時 鐘信號。
在同一時刻，如果一個組合邏輯門的輸入信號有兩個或兩個以上同時發生狀態改變，由 于這些輸入信號是經過不同的路徑產生的，使得它們狀態改變的時刻有細小的時間先后差別， 這種差別可能導致輸出結果信號上一些短暫的中間狀態，形成毛刺。這些毛剌可能會產生一 些不期望的結果，并經電路向后傳播，引起整個電路功能上的錯誤。本發明通過設計門控使 能信號的時序，消除門控使能信號與輸入的原始時鐘兩個輸入信號之間的競爭，避免在同一 時刻發生兩個方向上的翻轉，不管兩個輸入信號上的翻轉哪一個先發生，也不會導致輸出門 控時鐘上出現毛刺。
實際上，在時鐘門控期間，可以讓門控時鐘保持在高電平，也可以讓門控時鐘保持在低 電平。這里以門控期間門控時鐘保持在高電平為例，說明本發明電路的具體實施方式
。對電 路稍加變形，可以實現讓門控期間門控時鐘保持在低電平。
門控期間門控時鐘要保持在高電平，必須在輸入的原始時鐘上升沿使門控使能信號由低 電平無效變高電平有效，進入低功耗模式；在輸入的原始時鐘下降沿使門控使能信號由高電 平有效變低電平無效，退出低功耗模式。
本發明設計了如圖3所示的電路，圖4是圖3所示電路的時序波形圖。電路中設計了兩 個級連的D觸發器(1)和(2)。觸發器(1)由時鐘Clock信號的上升沿驅動。當門控條件 滿足后，I叩ut變為高電平有效，觸發器(1)在時鐘Clock信號的上升沿將Input信號進行 鎖存，產生信號a。 Clock信號經過反相器(2)進行反相后，作為觸發器(3)的時鐘。觸發 器(3)在時鐘Clock信號的下降沿將a信號進行鎖存，產生信號b。信號a和信號b經邏輯 或門(4)進行"或"操作，生成門控使能信號GateEnable。
因為a信號和b信號在不同的時刻點變化，不存在競爭，所以GateEnable信號肯定不會 產生毛刺。如圖4所示，GateEnable信號在Clock的上升沿變有效，在Clock的下降沿變無 效。
GateEnable信號作為兩路選擇器(5)的選通控制端，兩路選擇器(5)的輸出為門控后 的時鐘信號ClockGated。當GateEnable為0時，選通Clock信號作為輸出；當GateEnable 為1時，表示需要對時鐘進行門控，選通固定高電平作為輸出。
圖4中虛線所示時刻為一般門控電路會產生毛刺的時刻。由圖可見，經過圖3所示電路
的處理后，不管Clock的下降沿和GateEnable信號哪個先到達，都保證輸出的門控信號上不 會出現毛刺。
前面介紹了在門控期間讓門控時鐘保持在高電平的電路的具體實施方式
。對圖3中的電 路稍加變形，形成如圖5所示的電路，可以實現在門控期間讓門控時鐘保持在低電平。 本發明可以有效防止門控時鐘上出現毛刺，提高電路的穩定性與可靠性。
權利要求
1.一種防止門控時鐘毛刺的電路，其特征在于利用不同的時鐘邊沿進行時鐘切換控制，有效防止在停時鐘與重新供給時鐘的切換過程中出現毛刺。
2. 根據權利要求l所述的防止門控時鐘毛刺的電路，其特征在于設計了一個時鐘正沿觸 發的D觸發器，在時鐘正沿，利用此D觸發器對Input信號進行鎖存，生成信號a。
3. 根據權利要求l所述的防止門控時鐘毛刺的電路，其特征在于設計了一個時鐘負沿觸 發的D觸發器，在時鐘負沿，利用此D觸發器對信號a進行鎖存，生成信號b。
4. 根據權利要求l所述的防止門控時鐘毛刺的電路，其特征在于設計了一個或門，將信 號a與信號b進行邏輯"或"運算，生成門控使能信號GateEnable。
5. 根據權利要求1所述的防止門控時鐘毛刺的電路，其特征在于設計了一個兩路選擇器， 門控使能信號GateEnable作為此選擇器的選通控制端。原始時鐘與固定高電平，作 為兩路選擇器的兩個輸入端，當門控使能信號GateEnable為0時，輸出時鐘為原始 時鐘；當信號GateEnable為1時，輸出時鐘為固定高電平。
全文摘要
本發明提出一種防止門控時鐘毛刺的電路，用于低功耗設計時需要進行停時鐘處理的電路中。本發明利用不同的時鐘邊沿進行時鐘切換控制，有效消除時鐘切換過程中可能出現的競爭，從而達到防止對時鐘進行門控時出現毛刺的目的。停時鐘是低功耗設計中常用的手段，在停時鐘與重新供給時鐘的切換過程中，時鐘信號上會出現毛刺。利用本發明給出的電路，可以防止時鐘切換時出現毛刺，提高電路的穩定性與可靠性。
文檔編號H03K5/1252GK101350612SQ200710119119
公開日2009年1月21日 申請日期2007年7月16日 優先權日2007年7月16日
發明者鄭曉光 申請人:北京中電華大電子設計有限責任公司