專利名稱：低功耗低時鐘擺幅d觸發器的制作方法
技術領域：
本發明屬于D觸發器設計技術領域，特別涉及一種低功耗低時鐘擺幅D觸發器。具體的說，“低功耗低時鐘擺幅D觸發器”是采用低時鐘信號擺幅驅動的低功耗高速觸發器電路設計，是一種適用于低擺幅時鐘信號網絡技術的低功耗D觸發器電路單元。
背景技術：
隨著微電子CMOS工藝的發展，集成電路的規模和復雜性越來越大，單位面積上的功耗和散熱問題日益受到重視。在大規模數字集成電路設計中，時鐘網絡的功耗占總功耗的比例越來越大。在2003年的一項研究表明，在當前的高性能處理器中，時鐘分布網絡子系統的動態功耗占系統整體動態功耗的40％(見文獻David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，‘A Clock Power Modelto Evaluate Impact of Architectural and Technology Optimizations-A Summary’IEEE CIRCUITS AND SYSTEMS MAGAZINE，THIRD QUARTER，p.36 THIRDQUARTER 2003)。時鐘網絡的功耗主要消耗在時鐘樹的緩沖器、時鐘互連線和時序邏輯單元上。因此，通過降低時鐘網絡上的電壓信號擺幅，可以降低時鐘網絡上消耗的能量。
如圖1所示為觸發器單元示意圖，圖中D為信號輸入端，CK為時鐘信號輸入端，Q和QN為互補信號輸出端。圖2所示是傳統的觸發器電路結構，其廣泛應用于數字電路標準單元設計庫中。這里以UMC 0.18μm工藝數字標準單元庫中上升沿觸發的觸發器單元DFFX1為一個例子說明(見文獻UMC 180nm L180GIIProcess 1.8-Volt SAGE-XTMv1.0 Standard Cell Library Databook)。這種電路結構簡單，但不適合低擺幅時鐘網絡系統，同時功耗和延時都大。
圖3所示為另一個例子的觸發器LS_IP_DCO。該電路采用雙電源供電，其中時鐘部分采用VDD/2電源供電。在降低功耗的同時采用MTCMOS工藝的晶體管以保證延時不增加(見文獻Saihua Lin，et al.，“Vdd/2 clock swing D flip-flop byusing output feedback and MTCMOS，”Electronic Letters，20th July 2006 Vol.42 No.15)。但是其采用雙電源和使用MTCMOS工藝提高了成本，雖然晶體管數目較少，但是其物理版圖的面積卻會增加。
發明內容
本發明的目的是提出一種低功耗低時鐘擺幅D觸發器。是一種低功耗高性能的主從型D觸發器，能夠適用于低擺幅時鐘網絡電路系統；同時適用于通用的CMOS工藝，不增加成本；并且使用單一電源供電。其特征在于，該D觸發器含有1)由堆疊PMOS晶體管、NMOS管和反相器XI1組成的反相器，是一個可以對低擺幅進行反相的反相器，用于對低擺幅時鐘信號CK進行反相，該反相器包括，PMOS管MPV，該管的源極和襯底接電源VDD，而柵極和漏極接在一起；PMOS管MP1，該管的源極和所述MPV管的柵極、漏極接在一起，該管的襯底接電源VDD，該管的柵極接時鐘輸入信號CK，漏極標記為CKN；NMOS管MN1，該管的漏極和所述MP1管的漏極連接到節點CKN，該管的柵極接時鐘輸入信號CK，該管的源極和襯底都接地；反相器XI1，該反相器XI1的輸入是CKN，輸出標記為CKD；2)觸發器主級電路，包括傳輸門、反相電路和鐘控反相電路，其中傳輸門，含有PMOS管MP2和NMOS管MN2，其中MP2管和MN2管源漏相連，源極相連后接數據輸入信號D，輸出標記為MX。該MP2管的柵極接CKD，襯底接電源VDD。該MN2管的柵極接CKN，襯底接地；反相電路，由反相器XI2構成，反相器XI2的輸入為節點MX，輸出標記為節點MY；鐘控反相電路，包括，PMOS管MP4，該管的源極和襯底都接電源VDD，柵極接MY；PMOS管MP3，該管的源極和所述MP4管的漏極相接，該管的柵極接CKN，漏極連接到節點MX，襯底接電源VDD；
NMOS管MN4，該管的漏極連接到節點MX，該管的柵極接CKD，襯底接地；NMOS管MN3，該管的漏極接所述MN4管的源極，源極和襯底接地；3)觸發器從級電路，包括兩個首尾相接的反相器XI3和XI4，反相器XI3的輸入標記為SY，輸出標記為SX，即反相器XI4的輸入為SX，輸出為SY；NMOS管MN5，該MN5管的漏極接SY，該管的柵極接節點MX，襯底接地；NMOS管MN6，該MN6管的漏極接SX，該管的柵極接節點MY，源極與所述MN7管的源極相接，襯底接地；NMOS管MN7，該MN7管的漏極與所述MN5管、MN6管的源極相接，該管的柵極接時鐘信號CK，該管的源極和襯底接地；反相器XI5，該反相器的輸入是SX，輸出是Q信號；反相器XI6，該反相器的輸入是SY，輸出是QN信號。
本發明的特征之二在于，所述由堆疊PMOS晶體管、NMOS管和反相器XI1組成的反相器，其中PMOS晶體管MPV用NMOS晶體管MNV替換，即由MNV、MP1、MN1、XI1組成一個可以對低擺幅進行反相的反相器，該MNV晶體管的漏極和柵極都接電源VDD，源極標記為LV，襯底接地；反相器電路結構的其余部分與上述1)的結構相同，所組成第二種結構的反相器電路結構，相比上述1)的結構，使主從型D觸發器的總功耗小。
本發明的特征之三在于所述由堆疊PMOS晶體管、NMOS管和反相器XI1組成的反相器，其中PMOS晶體管MPV用NMOS晶體管MNVS替換，即由MNVS、MP1、MN1、XI1組成一個可以對低擺幅進行反相的反相器，該MNVS晶體管的漏極和柵極都接電源VDD，源極標記為LV，襯底接電源VDD；反相器電路結構的其余部分與上述1)的結構相同，所組成第三種結構的反相器電路結構，相比上述第二種結構的反相器結構，使主從型D觸發器的總功耗進一步減小。
本發明的好處在于與傳統的數字標準單元DFFX1和低時鐘擺幅觸發器LS_IP_DCO相比，本觸發器具有如下性能優勢整個觸發器采用單一電源供電，適用于通用CMOS工藝，可以采用低擺幅時鐘信號驅動減少時鐘網絡的功耗。觸發器消耗的功耗較小，在相同的測試條件下，延時功耗積比LS_IP_DCO降低17.12％～28.81％；比傳統觸發器降低35.36％～44.47％。觸發器的延時較小，比傳統觸發器全擺幅時鐘信號驅動的延時性能好。本發明所提出的觸發器非常適合作為數字電路標準單元，并應用在低功耗集成電路設計中。
圖1為觸發器單元示意圖，D為信號輸入端，CK為時鐘信號輸入端，Q和QN為互補信號輸出端。
圖2為傳統的觸發器電路結構，是UMC 0.18μm工藝標準單元庫中互補輸出的上升沿觸發的觸發器DFFX1的電路結構圖。
圖3為觸發器LS_IP_DCO的電路結構圖。
圖4為本發明所述的觸發器LP_TC_SA的電路結構圖。
圖5為圖4相似電路結構之一。
圖6為圖4相似電路結構之二。
具體實施例方式
本發明提出的低功耗低時鐘擺幅D觸發器是一種低功耗高性能的主從型D觸發器。能夠適用于低擺幅時鐘網絡電路系統；同時適用于通用的CMOS工藝，不增加成本；并且使用單一電源供電。圖4所示為本發明提出的高性能低時鐘信號擺幅主從型D觸發器LP_TC_SA的電路結構圖。該D觸發器含有1)由堆疊PMOS晶體管、NMOS管和反相器XI1組成的反相器；2)包括傳輸門、反相電路和鐘控反相電路的觸發器主級電路；3)觸發器從級電路。
圖4中，MPV、MP1、MN1、XI1組成一個可以對低擺幅進行反相的反相器，MPV作為有源負載具有分壓作用，使得節點LV的電壓為VDD-VDS(MPV)，那么相當于MP1、MN1組成電源為LV的反相器。可以使得其在對低擺幅的CK反相時，泄漏功耗較小。因此電路實現了只用一個電源供電而實現低擺幅時鐘信號驅動，避免了對電路提供兩個電源和觸發器單元電路物理實現的困難。
電路的工作原理在電源VDD為1.8V的情況下，當CK為低電平時，CKD為低電平，CKN的電壓最高可為1.64V，此時傳輸門通，MP3管存在襯偏效應，故能確保MP3管正確關斷；若數據輸入信號D為高電平，此時節點MX為高電平，MY為低電平。當時鐘上升沿到來時，根據MX和MY的狀態，MN5截止，MN6導通，使SX和SY分別被置為低電平和高電平，因此Q翻轉為高電平，QN為低電平。D為低電平的情況與此類似。當CK為高電平時，CKD的電壓為電源電壓VDD＝1.8V，CKN為低電平，確保了傳輸門正確關斷；由此電路實現了上升沿觸發的D觸發器的功能。
圖5所示為圖4相似電路結構之一用NMOS晶體管MNV替換圖4中的PMOS晶體管MPV，該MNV晶體管的漏極和柵極都接電源VDD，源極標記為LV，襯底接地。此結構的名稱記為LN_TC_SA-1，其特點是使用NMOS晶體管給低擺幅時鐘驅動的反相器提供電源VDD-VDS(MNV)。因此其總功耗比圖4所示的LP_TC_SA小。
圖6所示為圖4相似電路結構之二用NMOS晶體管MNVS替換圖4中的PMOS晶體管MPV，該MNVS晶體管的漏極和柵極都接電源VDD，源極標記為LV，襯底接電源VDD。此結構的名稱記為LNS_TC_SA-2，其特點是使用NMOS晶體管給低擺幅時鐘驅動的反相器提供電源VDD-VDS(MNVS)，并且由于晶體管MNVS襯底電位為VDD，因此其總功耗LP_TC_SA-1還小。
本發明的必要技術特征是首先，電路在單一電源供電的情況下，可以采用低擺幅時鐘信號驅動，有效地降低了時鐘網絡系統的功耗。其次，觸發器電路內部節點的充放電較少，與傳統觸發器相比可降低30.52％～33.02％的延時和3.80％～20.06％的功耗。最后，電路采用主從型結構易于修改成下降沿觸發器。
為了比較本發明所提出的三種相似電路結構的LP_TC_SA觸發器，相對于現有技術兩例觸發器的性能特點，我們采用UMC 0.18μm工藝，使用電路仿真工具HSPICE對幾種電路結構進行了仿真比較。
表1所示為四種觸發器的晶體管數目、晶體管寬度總和及動態功耗比較。其中LS_IP_DCO的數據引自文獻。供電電源VDD為1.8V，電路動態功耗仿真中時鐘信號輸入CK為100MHz(DFFX1的擺幅0V-1.8V，其余電路的擺幅0V-0.9V)，50％占空比，上升時間和下降時間均為100ps。數據信號輸入D為50MHz，50％占空比，上升時間和下降時間均為100ps。輸出端接20fF電容負載。
表1
從表1可以得出，與DFFX1相比，LP_TC_SA、LN_TC_SA-1、LNS_TC_SA-2的延時功耗積分別降低了35.36％、42.10％、44.47％。與LS_IP_DCO相比，LP_TC_SA、LN_TC_SA-1、LNS_TC_SA-2的延時功耗積分別降低了17.12％、25.76％、28.81％。
表2、表3、表4是LP_TC_SA、LN_TC_SA-1、LNS_TC_SA-2和LS_IP_DCO的靜態漏電功耗的比較。LP_TC_SA、LN_TC_SA-1平均漏電功耗分別比LS_IP_DCO降低了78.62％、82.60％，而LNS_TC_SA-2的平均漏電功耗增長了一些。
表2
表3
表4
由上述數據的比較可以看出，本發明的時鐘輸入驅動采用疊放PMOS晶體管的反相器，其輸出驅動觸發器的主從級，保證的D觸發器的正確性，同時又使LP_TC_SA觸發器可以在低時鐘擺幅下工作，避免了采用另一個VDD/2電源供電。相比于傳統觸發器和LS_IP_DCO，可以用低擺幅時鐘驅動，除了可以降低時鐘網絡的功耗外，此觸發器結構本身在延時和功耗上均有較大的優勢。與LS_IP_DCO相比，本發明的結構適用于通用CMOS工藝，且只需單一電源供電，并且有較好的延時功耗積。雖然本發明使用了24個晶體管，但由于LS_IP_DCO使用的MTCMOS和輸出反饋，故LP_TC_SA、LN_TC_SA-1、LNS_TC_SA-2的面積不會大于LS_IP_DCO。因此，本發明所述的觸發器結構具有的這些性優勢使其很適合應用于低功耗的數字大規模集成電路設計中。
權利要求
1.一種低功耗低時鐘擺幅D觸發器，其特征在于，所述低功耗低時鐘擺幅D觸發器是一種低功耗主從型D觸發器，該觸發器含有1)由堆疊PMOS晶體管、NMOS管和反相器XI1組成的反相器，用于對低擺幅時鐘信號CK進行反相，該反相器包括PMOS管(MPV)，該管的源極和襯底接電源VDD，而柵極和漏極接在一起；PMOS管(MP1)，該管的源極和所述(MPV)管的柵極、漏極接在一起，該管的襯底接電源VDD，該管的柵極接時鐘輸入信號CK，漏極標記為CKN；NMOS管(MN1)，該管的漏極和所述(MP1)管的漏極連接到節點CKN，該管的柵極接時鐘輸入信號CK，該管的源極和襯底都接地；反相器(XI1)，該反相器(XI1)的輸入是CKN，輸出標記為CKD；2)觸發器主級電路，包括傳輸門、反相電路和鐘控反相電路，其中傳輸門，含有PMOS管(MP2)和NMOS管(MN2)，其中所述(MP2)管和(MN2)管源漏相連，源極相連后接數據輸入信號D，輸出標記為MX；該(MP2)管的柵極接CKD，襯底接電源VDD。該(MN2)管的柵極接CKN，襯底接地；反相電路，由反相器(XI2)構成，該反相器(XI2)的輸入為節點MX，輸出標記為節點MY；鐘控反相電路，包括PMOS管(MP4)，該管的源極和襯底都接電源VDD，柵極接MY；PMOS管(MP3)，該管的源極和所述(MP4)管的漏極相接，該管的柵極接CKN，漏極連接到節點MX，襯底接電源VDD；NMOS管(MN4)，該管的漏極連接到節點MX，該管的柵極接CKD，襯底接地；NMOS管(MN3)，該管的漏極接所述(MN4)管的源極，源極和襯底接地；3)觸發器從級電路，包括兩個首尾相接的反相器(XI3)和(XI4)，反相器(XI3)的輸入標記為SY，輸出標記為SX，即反相器(XI4)的輸入為SX，輸出為SY；NMOS管(MN5)，該(MN5)管的漏極接SY，該管的柵極接節點MX，襯底接地；NMOS管(MN6)，該(MN6)管的漏極接SX，該管的柵極接節點MY，源極與所述(MN7)管的源極相接，襯底接地；NMOS管(MN7)，該(MN7)管的漏極與所述(MN5)管、(MN6)管的源極相接，該管的柵極接時鐘信號CK，該管的源極和襯底接地；反相器(XI5)，該反相器的輸入是SX，輸出是Q信號；反相器(XI6)，該反相器的輸入是SY，輸出是QN信號。
2.根據權利要求1所述低功耗低時鐘擺幅D觸發器，其特征在于，所述由堆疊PMOS晶體管、NMOS管和反相器XI1組成的反相器，其中PMOS晶體管(MPV)用NMOS晶體管(MNV)替換，即由(MNV)、(MP1)、(MN1)、(XI1)組成一個可以對低擺幅進行反相的反相器，該(MNV)晶體管的漏極和柵極都接電源VDD，源極標記為LV，襯底接地；反相器電路結構的其余部分與上述1)的結構相同，所組成的第二種反相器電路結構相比上述1)的結構，使主從型D觸發器的總功耗小。
3.根據權利要求1所述低功耗低時鐘擺幅D觸發器，其特征在于，所述由堆疊PMOS晶體管、NMOS管和反相器XI1組成的反相器，其中PMOS晶體管(MPV)用NMOS晶體管(MNVS)替換，即由(MNVS)、(MP1)、(MN1)、(XI1)組成一個可以對低擺幅進行反相的反相器，該(MNVS)晶體管的漏極和柵極都接電源VDD，源極標記為LV，襯底接電源VDD；反相器電路結構的其余部分與上述1)的結構相同，所組成第三種結構的反相器電路結構相比上述第二種結構的反相器，使主從型D觸發器的總功耗進一步減小。
全文摘要
本發明公開了屬于D觸發器設計技術領域的一種低功耗低時鐘擺幅D觸發器。該觸發器采用單一電源供電，適用于通用CMOS工藝；第一級是由一個傳輸門、一個鐘控CMOS反相器和一個反相器組成的鎖存器，傳輸門的輸出MX與鐘控CMOS反相器的輸出相接，反相器的輸出MY為另一個鐘控CMOS反相器的輸入；第二級是由兩個反相器首尾相接構成的靈敏放大器，MX、MY為靈敏放大器的輸入，相接點的反相輸出即為D觸發器的輸出；保證的D觸發器的正確性，并使D觸發器可以在低時鐘擺幅下工作，避免了對時鐘部分采用獨立電源供電。本發明具有功耗低、延時小、結構簡單、晶體管數目少的優點。并且采用差分輸入的第二級增強了抗噪聲的性能。
文檔編號H03K3/037GK101079614SQ200710119009
公開日2007年11月28日 申請日期2007年6月18日 優先權日2007年6月18日
發明者孫義和, 張建軍 申請人:清華大學