專利名稱：具有加長維持時間邊限的掃描觸發器電路的制作方法
技術領域：
本發明涉及一種觸發器(Flip-Flop)電路，特別涉及一種具有加長維持時間邊限(Hold Time Margin)的掃描觸發器電路。
背景技術：
請參照圖1，其所示為公知D型主從式觸發器(Master-Slave Flip-Flop)電路圖。此D型主從式觸發器包括主鎖存器(Master Latch)10與從鎖存器(Slave Latch)20。主鎖存器10包含n型晶體管(Mn1、Mn2、Mn3)、P型晶體管(Mp1、Mp2、Mp3)、與非門(Not Gate)12。其中，n型晶體管(Mn1)與P型晶體管(Mp1)連接成為傳輸門(Transmission Gate)14，傳輸門14的輸入端為D型主從式觸發器的輸入端(D)，頻率信號與互補(Complement)的頻率信號(CLK、CLKb)分別連接至n型晶體管(Mn1)與P型晶體管(Mp1)的柵極。再者，P型晶體管(Mp3)源極連接至電壓源(Vdd)，P型晶體管(Mp3)漏極連接至P型晶體管(Mp2)源極，P型晶體管(Mp2)漏極連接至n型晶體管(Mn2)漏極，n型晶體管(Mn2)源極連接至n型晶體管(Mn3)漏極，n型晶體管(Mn3)源極連接至接地端(Gnd)，且P型晶體管(Mp3)柵極連接至n型晶體管(Mn3)柵極，而頻率信號與互補的頻率信號(CLK、CLKb)分別連接至p型晶體管(Mp2)與n型晶體管(Mn2)的柵極。而傳輸門14的輸出端與非門12輸入端連接至P型晶體管(Mp2)漏極，非門12輸出端連接至P型晶體管(Mp3)柵極且為主鎖存器10的輸出端。
從鎖存器20包含n型晶體管(Mn4、Mn5、Mn6)、P型晶體管(Mp4、Mp5、Mp6)、與非門22。其中，n型晶體管(Mn4)與P型晶體管(Mp4)連接成為傳輸門24，傳輸門24的輸入端連接至主鎖存器10的輸出端，頻率信號與互補的頻率信號(CLK、CLKb)分別連接至p型晶體管(Mp4)與n型晶體管(Mn4)的柵極。再者，p型晶體管(Mp6)源極連接至電壓源(Vdd)，P型晶體管(Mp6)漏極連接至P型晶體管(Mp5)源極，P型晶體管(Mp5)漏極連接至n型晶體管(Mn5)漏極，n型晶體管(Mn5)源極連接至n型晶體管(Mn6)漏極，n型晶體管(Mn6)源極連接至接地端(Gnd)，且P型晶體管(Mp6)柵極連接至n型晶體管(Mn6)柵極，而頻率信號與互補的頻率信號(CLK、CLKb)分別連接至n型晶體管(Mn5)與p型晶體管(Mp5)的柵極。而傳輸門24的輸出端與非門22輸入端連接至P型晶體管(Mp5)漏極，非門22輸出端連接至P型晶體管(Mp6)柵極且為D型主從式觸發器的輸出端(Q)。
由圖1所示的D型主從觸發器可知，當頻率信號為高電平時主鎖存器10運行而從鎖存器20不運行。反之，當頻率信號為低電平時，主鎖存器10不運行而從鎖存器20運行。也就是說，當D型主從式觸發器的輸入端為高電平且頻率信號為高電平時，主鎖存器10運行并輸出低電平，當頻率信號經過1/2周期后轉換為低電平時，由于主鎖存器10中的p型晶體管(Mp2、Mp3)開啟，使得主鎖存器10輸出端鎖(Latch)在低電平。同時，由于從鎖存器20運行，使得從鎖存器20輸出高電平，當頻率信號再次經過1/2周期后轉換為高電平時，從鎖存器20中的n型晶體管(Mn5、Mp6)開啟，使得從鎖存器20輸出端鎖在高電平，也就是D型主從式觸發器輸出高電平。同理，當D型主從式觸發器的輸入端為低電平時，必須經過1/2頻率周期之后，D型主從式觸發器才可輸出低電平。
圖1的D型主從觸發器具有小面積且堅固(Robust)的優點，但是主要的缺陷即是無法高速操作。
請參照圖2，其所示為公知另一D型主從式觸發器電路圖。此D型主從式觸發器包括主鎖存器(Master Latch)30與從鎖存器(Slave Latch)40。主鎖存器30又稱為傳感放大器(Sense Amplifier)，從鎖存器40又稱為SR鎖存器(SR Latch)。主鎖存器30包含n型晶體管(Mn7、Mn8、Mn9、Mn10、Mn11、Mn12)、p型晶體管(MP7、Mp8、Mp9、Mp10)。其中，p型晶體管(Mp7)柵極連接至頻率信號(CLK)，p型晶體管(Mp7)與p型晶體管(Mp8)源極連接至電壓源(Vdd)而漏極相互連接且成為主鎖存器30的設定端(Sb)；n型晶體管(Mn7)柵極連接至n型晶體管(Mn8)漏極以及p型晶體管(Mp8)柵極，n型晶體管(Mn7)漏極連接至p型晶體管(Mp8)漏極；n型晶體管(Mn9)漏極連接至n型晶體管(Mn7)源極，n型晶體管(Mn9)柵極為D型主從式觸發器的輸入端(D)；n型晶體管(Mn11)漏極連接至n型晶體管(Mn9)源極，n型晶體管(Mn11)柵極連接至頻率信號(CLK)，n型晶體管(Mn11)源極連接至接地端(Gnd)。而p型晶體管(Mp10)柵極連接至頻率信號(CLK)，p型晶體管(Mp9)與p型晶體管(Mp10)源極連接至電壓源(Vdd)而漏極相互連接且成為主鎖存器30的重置端(Rb)；n型晶體管(Mn8)柵極連接至n型晶體管(Mn7)漏極以及p型晶體管(Mp9)柵極，n型晶體管(Mn8)漏極連接至p型晶體管(Mp9)漏極；n型晶體管(Mn10)漏極連接至n型晶體管(Mn8)源極，n型晶體管(Mn10)柵極為D型主從式觸發器的互補輸入端(Db)，n型晶體管(Mn10)源極連接至n型晶體管(Mn11)漏極；n型晶體管(Mn12)柵極連接至電壓源(Vdd)，n型晶體管(Mn12)源極與漏極分別連接至n型晶體管(Mn9)與n型晶體管(Mn10)的漏極。
從鎖存器40包含一對交互連接(Cross-Coupled)的與非門(Nand Gate)42、44。與非門42的輸入端連接至主鎖存器30的設定端(Sb)，與非門44的輸入端連接至主鎖存器30的重置端(Rb)。從鎖存器40的與非門42、44的輸出端即為D型主從式觸發器的Q輸出端以及Qb輸出端。當設定端(Sb)為高電平且重置端(Rb)為低電平時，Q端輸出低電平以及Qb端輸出高電平；當設定端(Sb)為低電平且重置端(Rb)為高電平時，Q端輸出高電平以及Qb端輸出低電平；當設定端(Sb)與重置端(Rb)為高電平時，Q端與Qb端輸出電平維持不變；再者，設定端(Sb)與重置端(Rb)不允許同時為低電平。
當頻率信號(CLK)為高電平且D型主從式觸發器的輸入端(D)輸入高電平時，主鎖存器30中的n型晶體管(Mn7、Mn9、Mn11、Mn12)開啟(On)，n型晶體管(Mn8、Mn10)關閉(Off)，p型晶體管(Mp9)開啟，p型晶體管(Mp7、Mp8、Mp10)關閉，因此設定端(Sb)為低電平而重置端(Rb)為高電平使得Q端輸出高電平以及Qb端輸出低電平。再者，當頻率信號(CLK)為高電平且D型主從式觸發器的輸入端(D)輸入低電平時，主鎖存器30中的n型晶體管(Mn8、Mn10、Mn11、Mn12)開啟，n型晶體管(Mn7、Mn9)關閉，p型晶體管(Mp8)開啟，p型晶體管(Mp7、Mp9、Mp10)關閉，因此設定端(Sb)為高電平而重置端(Rb)為低電平使得Q端輸出低電平以及Qb端輸出高電平。再者，當頻率信號(CLK)為低電平時，不論D型主從式觸發器的輸入端(D)為何，主鎖存器30中的p型晶體管(Mp7、Mp10)開啟，因此設定端(Sb)為高電平而重置端(Rb)為高電平使得Q端與Qb端輸出電平維持不變。
由于圖2的D型主從觸發器在頻率信號(CLK)為高電平時即可在Q與Qb端產生輸出信號。然而，由于從鎖存器40包括交互連接的與非門42、44，因此Q與Qb端產生的輸出信號會延遲2個與非門的閘延遲(Nand Gate Delay)時間。因此，圖2的D型主從觸發器操作速度的提高有限。
請參照圖3，其所示為美國專利US6232810所公開的D型主從式觸發器電路圖。此D型主從式觸發器最主要的目的在于提出從鎖存器60用以取代圖2的從鎖存器40，使得D型主從式觸發器的速度可以提高。此D型主從式觸發器包括主鎖存器50與從鎖存器60。而主鎖存器50又稱為傳感放大器，從鎖存器60又稱為SR鎖存器。
一般來說，由于主鎖存器50有多種不同的實現方式，例如美國專利US6232810圖1與圖3所示的主鎖存器，因此并不強調主鎖存器50的電路連接關系。而主鎖存器50所具有的共同特征即是頻率信號(CLK)為高電平且D型主從式觸發器的輸入端(D)輸入高電平時，使得設定端(Sb)為低電平而重置端(Rb)為高電平。再者，主鎖存器50在頻率信號(CLK)為高電平且D型主從式觸發器的輸入端(D)輸入低電平時，使得設定端(Sb)為高電平而重置端(Rb)為低電平。再者，主鎖存器50在頻率信號(CLK)為低電平時，使得設定端(Sb)為高電平而重置端(Rb)為高電平。
從鎖存器60，又稱為SR鎖存器，包含非門(Not Gate)62、64、儲存電路(StorageCircuit)65，n型晶體管(Mn13、Mn14)、p型晶體管(Mp11、Mp12)。其中，p型晶體管(Mp11)柵極連接至主鎖存器50的設定端(Sb)，p型晶體管(Mp11)源極連接至電壓源(Vdd)；非門62輸入端連接至主鎖存器50的重置端(Rb)；n型晶體管(Mn13)柵極連接至非門62輸出端，n型晶體管(Mn13)漏極連接至p型晶體管(Mp11)漏極并成為Q端，n型晶體管(Mn13)源極連接至接地端(Gnd)。p型晶體管(Mp12)柵極連接至主鎖存器50的重置端(Rb)，p型晶體管(Mp12)源極連接至電壓源(Vdd)；非門64輸入端連接至主鎖存器50的設定端(Sb)；n型晶體管(Mn14)柵極連接至非門64輸出端，n型晶體管(Mn14)漏極連接至p型晶體管(Mp12)漏極并成為Qb端，n型晶體管(Mn14)源極連接至接地端(Gnd)。再者，儲存電路65包括非門66、68，而Q端連接至非門68輸入端與非門66輸出端，Qb端連接至非門68輸出端與非門66輸入端。
因此，當主鎖存器50的設定端(Sb)為低電平而重置端(Rb)為高電平時，Q與Qb端可快速地輸出高電平與低電平。當主鎖存器50的設定端(Sb)為高電平而重置端(Rb)為低電平時，Q與Qb端可快速地輸出低電平與高低電平。再者，當主鎖存器50的設定端(Sb)為高電平而重置端(Rb)為高電平時，儲存電路65可維持Q與Qb端的輸出電平。亦即，圖3的D型主從式觸發器沒有與非門的閘延遲時間，因此操作速度會比圖2的D型主從式觸發器更快。
由于圖3的D型主從式觸發器的從鎖存器60具有對稱的電路結構，因此，此類D型主從式觸發器可同時在Q與Qb端輸出互補的信號。眾所周知，一個非門需要由二個晶體管來實現，所以主鎖存器60共需要十二個晶體管來實現，會占據較大的布局面積。
在IC電路設計的領域中，除了設計一般數據的傳遞路徑之外，必須另行設計測試數據的傳遞路徑用以測試設計的電路是否可正常運行。也就是說，當設計的電路在測試模式時，輸入端必須接收測試數據用以進行電路的測試，而在運行模式時，輸入端必須接收一般數據。為了達到上述功效，在觸發器輸入端的前級加入多任務器(Multiplexer)70形成掃描觸發器電路(Scan Flip-Flop)。請參照圖4，其所示為掃描觸發器電路。當多任務器70的選擇端(SEL)為低電平時，表示掃描觸發器電路在運行模式，此時數據輸入端(Da)的信號可以輸入D型觸發器80。反之，當多任務器70的選擇端(SEL)為高電平時，表示掃描觸發器電路在測試模式，此時測試輸入端(DT)的信號可以輸入D型觸發器。
一般來說，掃描觸發器電路操作在測試模式時，測試輸入端(DT)輸入的測試數據速度較慢。因此，當D型觸發器80操作時，例如圖3的D型主從式觸發器，會造成測試模式時的維持時間邊限(Hold Time Margin)太短，導致掃描觸發器電路無法正常運行。一般來說，在測試數據的傳遞路徑上可串聯多個緩沖器(Buffer)用以延長維持時間邊限，然而，增加緩沖器也會導致晶體管數目的增加太多造成布局面積增加。
因此，如何改進公知D型主從式觸發器布局面積較大的問題以及提供延長維持時間邊限的掃描觸發器電路即為本發明的主要目的。
發明內容
本發明的目的是提出一種掃描觸發器電路，使得掃描觸發器電路的電路布局面積較小。
因此，本發明提出一種掃描觸發器電路，包括多任務器以及觸發器，該多任務器具有選擇端、第一輸入端與第二輸入端，該多任務器可根據該選擇端輸入的選擇信號進而將對應于該第一輸入端或者該第二輸入端的信號由該多任務器的輸出端傳遞至該觸發器的輸入端；其中，該多任務器包括數據傳輸電路，該數據傳輸電路包括依序串接于電壓源與接地端的至少2個p型晶體管與至少2個n型晶體管，而p型晶體管與n型晶體管連接點為該數據傳輸電路的輸出端，一對p型晶體管與n型晶體管的柵極連接至該第一輸入端，而另一對p型晶體管與n型晶體管的柵極分別接收該選擇信號與互補的該選擇信號，當該選擇信號為第一電平時，該數據傳輸電路的輸出端可傳遞相對于該第一輸入端的信號至該多任務器的輸出端；以及，測試傳輸電路，該測試傳輸電路包括依序串接于電壓源與接地端的至少2個p型晶體管與至少2+N個n型晶體管，而p型晶體管與n型晶體管連接點為該測試傳輸電路的輸出端，一對n型晶體管與p型晶體管的柵極分別接收該選擇信號與互補的該選擇信號連，當該選擇信號為第二電平時，該測試傳輸電路的輸出端可傳遞相對于該第二輸入端的信號至該多任務器的輸出端，而N大于等于1。
本發明還提出一種主從式觸發器，包括傳感放大器，該傳感放大器可根據輸入信號與頻率信號產生第一信號與第二信號，其中，當該輸入信號為第一電平且該頻率信號為該第一電平時，為該第一信號運行而該第二信號不運行的第一狀態，當該輸入信號為第二電平且該頻率信號為該第一電平時，為該第一信號不運行而該第二輸入信號運行的第二狀態，當該頻率信號為該第二電平時，為該第一信號與該第二輸入信號均不運行的第三狀態；以及，鎖存器，該鎖存器具有產生電路，用以接收該第一信號與該第二信號進而產生輸出信號，而儲存電路接收該輸出信號與該第二信號用以在該第三狀態時維持該產生電路的該輸出信號；其中，該產生電路于該第一狀態的輸出信號與該第二狀態的輸出信號為互補關系。
本發明還提出一種SR鎖存器，包括產生電路，該產生電路接收第一輸入信號與第二輸入信號并產生輸出信號，且該第一輸入信號與該第二輸入信號具有三個狀態，包括該第一輸入信號運行與該第二輸入信號不運行的第一狀態，該第一輸入信號不運行與該第二輸入信號運行的第二狀態，與該第一輸入信號不運行與該第二輸入信號不運行的第三狀態；以及，儲存電路，該儲存電路接收該輸出信號與該第二輸入信號用以在該第三狀態時維持該產生電路的該輸出信號；其中，該產生電路于該第一狀態的輸出信號與該第二狀態的輸出信號為互補關系。
為了能更進一步了解本發明特征及技術內容，請參閱以下有關本發明的詳細說明與附圖，然而所附附圖僅提供參考與說明，并非用來對本發明加以限制。
圖1所示為公知D型主從式觸發器電路圖。
圖2所示為公知另一D型主從式觸發器電路圖。
圖3所示為美國專利US6232810所公開的D型主從式觸發器電路圖。
圖4所示為掃描觸發器電路。
圖5所示為本發明的D型主從式觸發器電路6所示為與非門電路圖。
圖7所示為本發明的掃描觸發器電路。
主要附圖標記說明
實施方式請參照圖5，其所示為本發明的D型主從式觸發器電路圖。由于本實施例提出晶體管數目較少的從鎖存器100。再者，本發明并不限定于主鎖存器90的電路構造，只要主鎖存器90，又稱為傳感放大器，具有如下的特征即可。亦即，頻率信號(CLK)為第一電平且D型主從式觸發器的輸入端(D)輸入高電平時，可使得設定端(Sb)為低電平而重置端(Rb)為高電平。再者，主鎖存器50在頻率信號(CLK)為第一電平且D型主從式觸發器的輸入端(D)輸入低電平時，可使得設定端(Sb)為高電平而重置端(Rb)為低電平。再者，主鎖存器50在頻率信號(CLK)為第二電平時，可使得設定端(Sb)為高電平而重置端(Rb)為高電平。一般來說，頻率信號(CLK)的第一電平與第二電平為互補的電平。
從鎖存器100，又稱為SR鎖存器，包含產生單元101及儲存電路105。產生單元101包括非門102、n型晶體管(Mn15)、p型晶體管(Mp13)。而產生單元101中，p型晶體管(Mp13)柵極連接至主鎖存器90的設定端(Sb)，p型晶體管(Mp13)源極連接至電壓源(Vdd)；非門102輸入端連接至主鎖存器90的重置端(Rb)；n型晶體管(Mn15)柵極連接至非門102輸出端，n型晶體管(Mn15)漏極連接至p型晶體管(Mp13)漏極并成為Q端，n型晶體管(Mn15)源極連接至接地端(Gnd)。儲存電路105包括非門104與與非門106，其中，與非門106一輸入端連接至Q端，與非門106另一輸入端連接至主鎖存器90的重置端(Rb)，與非門106輸出端連接至非門104輸入端，非門104輸出端連接至Q端。
因此，當主鎖存器90的設定端(Sb)為低電平而重置端(Rb)為高電平時，從鎖存器100的Q端可快速地輸出高電平，而儲存電路105中的與非門106輸出低電平，非門104輸出高電平。而當主鎖存器90的設定端(Sb)為高電平而重置端(Rb)為高電平時，從鎖存器100的儲存電路105會維持Q端輸出不會改變，也就是高電平。
再者，當主鎖存器90的設定端(Sb)為高電平而重置端(Rb)為低電平時，從鎖存器100的Q端可快速地輸出低電平，而儲存電路105中的與非門106輸出高電平，非門104輸出低電平。而當主鎖存器90的設定端(Sb)為高電平而重置端(Rb)為高電平時，從鎖存器100的儲存電路105會維持Q端輸出不會改變，也就是低電平。
也就是說，當設定端(Sb)與重置端(Rb)的輸入信號分別代表運行與不運行時，Q端即可輸出高電平；反之，當設定端(Sb)與重置端(Rb)的輸入信號分別代表不運行與運行時，Q端即可輸出低電平；再者，當設定端(Sb)與重置端(Rb)的輸入信號均表示不運行時，Q端的輸出電平會維持不變。
請參照圖6，其所示為與非門電路圖。由圖中可知，當二輸入端(In1與In2)為高電平時，串接的n型晶體管開啟使得輸出端(O)輸出低電平。而當二輸入端(In1與In2)均輸入低電平或者其中之一輸入低電平時，輸出端(O)輸出高電平。根據圖6可知，與非門可有四個晶體管所組成。因此，本發明的從鎖存器100(SR鎖存器)僅需十個晶體管即可實現。
請參照圖7，其所示為本發明的掃描觸發器電路。其中包括多任務器110與D型主從式觸發器。多任務器110包括數據傳輸電路114、測試傳輸電路112與非門116。數據傳輸電路114包括依序串接于電壓源(Vdd)與接地端(Gnd)的二個p型晶體管(Mp14、Mp15)與二個n型晶體管(Mn16、Mn17)，p型晶體管(Mp15)與n型晶體管(Mn16)連接點為數據傳輸電路114輸出端并連接至非門116輸入端，而非門116輸出端即為多任務器110輸出端可連接至D型主從式觸發器的輸入端。再者，一對p型晶體管(Mp14)與n型晶體管(Mn17)的柵極分別連接至選擇端(SEL)與互補的選擇端(SELB)。再者，另一對p型晶體管(Mp15)與n型晶體管(Mn16)的柵極連接至多任務器110的數據輸入端(Da)。根據本發明的實施例，數據傳輸電路114包括串接于電壓源與接地端的2個p型晶體管與2個n型晶體管，而在實際的應用上，利用數目更多的p型晶體管與n型晶體管串接于電壓源與接地端之間也可以達到數據傳輸電路的等效功能。
測試傳輸電路112包括依序串接于電壓源(Vdd)與接地端(Gnd)的二個p型晶體管(Mp16、Mp17)與三個n型晶體管(Mn18、Mn19、Mn20)，p型晶體管(Mp17)與n型晶體管(Mn18)連接點為測試傳輸電路112輸出端并連接至非門116輸入端。再者，一對n型晶體管(Mn18)與p型晶體管(Mp17)的柵極分別連接至選擇端(SEL)與互補的選擇端(SELB)。再者，其它的p型晶體管(Mp16)與n型晶體管(Mn19、Mp20)的柵極連接至多任務器110的測試輸入端(DT)。根據本發明的實施例，測試傳輸電路112包括串接于電壓源與接地端的2個p型晶體管與3個n型晶體管，而在實際的應用上，利用數目更多的p型晶體管與n型晶體管串接于電壓源與接地端之間也可以達到測試傳輸電路的等效功能。
根據本發明的實施例，掃描觸發器電路在測試模式時(SEL為高電平)，由于測試輸入端(DT)輸入的測試數據速度較慢。因此本發明增加n型晶體管(Mn19、Mp20)的串接數目，來達到延長維持時間邊限的功效，使得掃描觸發器電路在測試模式可以正常運行。而n型晶體管串接的數目可以根據實際上維持時間邊限的需求來增減，本發明并不限定于n型晶體管串接的數目。
再者，本發明的掃描觸發器電路并不限定于本發明的D型主從式觸發器，利用其它的觸發器搭配本發明的多任務器110所實現的掃描觸發器電路即可達到本發明延長維持時間邊限的功效。
綜上所述，雖然本發明已以較佳實施例公開如上，但其并非用以限定本發明，任何本領域的技術人員，在不脫離本發明的精神和范圍內，可作各種改變與潤飾，因此本發明的保護范圍應以所附的權利要求為準。
權利要求
1.一種掃描觸發器電路，包括多任務器以及觸發器，該多任務器具有選擇端、第一輸入端與第二輸入端，該多任務器可根據該選擇端輸入的選擇信號進而將該第一輸入端或者該第二輸入端的信號由該多任務器的輸出端傳遞至該觸發器的輸入端；其中，該多任務器包括數據傳輸電路，該數據傳輸電路包括依序串接于電壓源與接地端的至少2個p型晶體管與至少2個n型晶體管，而p型晶體管與n型晶體管連接點為該數據傳輸電路的輸出端，一對p型晶體管與n型晶體管的柵極連接至該第一輸入端，而另一對p型晶體管與n型晶體管的柵極分別接收該選擇信號與互補的該選擇信號，當該選擇信號為第一電平時，該數據傳輸電路的輸出端可傳遞相對于該第一輸入端的信號至該多任務器的輸出端；以及測試傳輸電路，該測試傳輸電路包括依序串接于電壓源與接地端的至少2個p型晶體管與至少2+N個n型晶體管，而p型晶體管與n型晶體管連接點為該測試傳輸電路的輸出端，一對n型晶體管與p型晶體管的柵極分別接收該選擇信號與互補的該選擇信號連，當該選擇信號為第二電平時，該測試傳輸電路的輸出端可傳遞相對于該第二輸入端的信號至該多任務器的輸出端，而N大于等于1。
2.如權利要求1所述的掃描觸發器電路，其中該數據傳輸電路的輸出端與該測試傳輸電路的輸出端連接至非門，而該非門輸出端即為該多任務器的輸出端。
3.如權利要求1所述的掃描觸發器電路，其中該觸發器為D型觸發器。
4.如權利要求1所述的掃描觸發器電路，其中該第二輸入端可輸入測試數據。
5.一種主從式觸發器，包括傳感放大器，該傳感放大器可根據輸入信號與頻率信號產生第一信號與第二信號，其中，當該輸入信號為第一電平且該頻率信號為該第一電平時，為該第一信號運行而該第二信號不運行的第一狀態，當該輸入信號為第二電平且該頻率信號為該第一電平時，為該第一信號不運行而該第二輸入信號運行的第二狀態，當該頻率信號為該第二電平時，為該第一信號與該第二輸入信號均不運行的第三狀態；以及鎖存器，該鎖存器具有產生電路，用以接收該第一信號與該第二信號進而產生輸出信號，而儲存電路接收該輸出信號與該第二信號用以在該第三狀態時維持該產生電路的該輸出信號；其中，該產生電路于該第一狀態的輸出信號與該第二狀態的輸出信號為互補關系。
6.如權利要求5所述的主從式觸發器，其中該鎖存器為SR鎖存器。
7.如權利要求5所述的主從式觸發器，其中該第一信號與該第二信號為設定信號與重置信號。
8.如權利要求5所述的主從式觸發器，其中該產生電路包括第一p型晶體管，該第一p型晶體管柵極接收該第一信號，該第一p型晶體管源極連接至電壓源；第一非門，該第一非門輸入端接收該第二信號；以及第一n型晶體管，該第一n型晶體管柵極連接至該第一非門輸出端，該第一n型晶體管漏極連接至該p型晶體管漏極并可產生該輸出信號，該第一n型晶體管源極連接至接地端。
9.如權利要求5所述的主從式觸發器，其中該儲存電路包括與非門，該與非門的輸入端可接收該第二信號；以及第二非門，該第二非門輸入端連接至該與非門輸出端，該第二非門輸出端接至該與非門的另一輸入端用以接收該輸出信號。
10.一種SR鎖存器，包括產生電路，該產生電路接收第一輸入信號與第二輸入信號并產生輸出信號，且該第一輸入信號與該第二輸入信號具有三個狀態，包括該第一輸入信號運行與該第二輸入信號不運行的第一狀態，該第一輸入信號不運行與該第二輸入信號運行的第二狀態，與該第一輸入信號不運行與該第二輸入信號不運行的第三狀態；以及儲存電路，該儲存電路接收該輸出信號與該第二輸入信號用以在該第三狀態時維持該產生電路的該輸出信號；其中，該產生電路于該第一狀態的輸出信號與該第二狀態的輸出信號為互補關系。
11.如權利要求10所述的SR鎖存器，其中該第一輸入信號與該第二輸入信號為設定信號與重置信號。
12.如權利要求10所述的SR鎖存器，其中該產生電路包括第一p型晶體管，該第一p型晶體管柵極接收該第一輸入信號，該第一p型晶體管源極連接至電壓源；第一非門，該第一非門輸入端接收該第二輸入信號；以及第一n型晶體管，該第一n型晶體管柵極連接至該第一非門輸出端，該第一n型晶體管漏極連接至該p型晶體管漏極并可產生該輸出信號，該第一n型晶體管源極連接至接地端。
13.如權利要求10所述的SR鎖存器，其中該儲存電路包括與非門，該與非門一端可接收該第二輸入信號；以及第二非門，該第二非門輸入端連接至該與非門輸出端，該第二非門輸出端接至該與非門的另一端用以接收該輸出信號。
14.如權利要求10所述的SR鎖存器，其中該第一輸入信號與該第二輸入信號是由傳感放大器產生。
全文摘要
本發明公開一種具有延長維持時間邊限的掃描觸發器電路。該掃描觸發器電路至少包括傳感放大器與鎖存器，其中，該鎖存器具有產生電路，用以接收該傳感放大器輸出的第一信號與第二信號進而產生輸出信號，而儲存電路接收該輸出信號與該第二信號用以在該第一信號與該第二信號均不運行時維持該產生電路的該輸出信號。
文檔編號H03K3/356GK101051827SQ20071009215
公開日2007年10月10日 申請日期2007年4月2日 優先權日2007年4月2日
發明者吳政晃, 陳省華 申請人:智原科技股份有限公司