專利名稱：全數字式滑移脈沖信號發生器的制作方法
技術領域：
本發明是一種幅度/頻率譜(如核能譜)分析儀器專用的信號源，它能夠輸出最大脈沖幅度可變、頻率可變、脈沖寬度可變的窄脈沖序列。專門用于校準多道脈沖幅度分析器的微分線性、積分線性、道漂移等主要技術指標，也可以測試單道脈沖幅度分析器的閾值線性、道寬及閾值漂移等。此外，本儀器還可以作為標準頻率脈沖產生器使用。
背景技術：
本發明根據實際應用的需要，主要針對核技術中的能譜測量儀進行開發設計。產生的滑移信號能夠對核能譜測量儀進行檢測，以檢驗其性能好壞。
鑒于目前市場上還未出現此類產品，有些也只是停留在早前技術水平階段，主要使用分立元器件組成，精度較低、參數范圍較窄，且使用起來不方便，已不能滿足當前應用的需要。而本發明采用了目前比較先進的計算機技術，利用微處理器的高速、方便的數據處理和控制能力產生全數控的脈沖信號，各項參數指標都得到了很大的提高，人機控制方便、直觀，可以很好地應用到包括核技術在內的許多領域發明內容本發明的目的是能夠產生最大脈沖幅度可變、頻率可變、脈沖寬度可變的滑移脈沖。它產生的滑移信號具有高精度、高穩定性，并且全數字化操作，同時具有重量輕、體積小、可靠性高等優點。
本發明是這樣實現的本發明采用了基于多處理器(FPGA+MCU)技術的全數字式滑移脈沖信號發生器的技術方法，儀器由頻率產生電路1、階梯幅度產生電路2、脈沖產生電路3、最大輸出幅度控制電路4、FPGA控制系統5、MCU控制系統6共六部分組成。脈沖頻率產生電路1為整個系統提供時鐘基準，FPGA控制系統5在此時鐘基準下控制階梯幅度產生電路2，輸出幅度遞增(遞減)的階梯幅度信號，同時通過FPGA控制系統5的內部時序模塊產生控制信號，控制脈沖產生電路3產生脈沖信號，最后通過FPGA實現對最大脈沖幅度控制電路4的設計，以達到滑移信號最大幅度可控的目的，所有參數的設定均通過MCU控制系統6實現和完成。
整個儀器采用了FPGA控制系統6和MCU控制系統5聯合控制機制，通過MCU控制系統5實現智能化設置滑移儀器的各項參數，同時通過通信協議完成與FPGA控制系統6之間的傳遞，并控制整個系統的運行，FPGA控制系統6利用其高速并行的特點，完成系統中各功能模塊的具體實現，減輕了MCU的工作負擔，也保證了儀器的精度。
頻率產生電路1主要由有源晶體振蕩器、DDS芯片及其外圍電路、FPGA內部鎖相環倍頻模塊(PLL)等三部分組成，有源晶體振蕩器產生20MHz的方波(占空比50％)，經FPGA內部PLL倍頻至100MHz，作為DDS芯片的參考時鐘，DDS芯片在FPGA控制系統6的作用下，為儀器各部分產生高質量的時鐘信號，采用的DDS芯片具有低功耗、片內集成高速比較器、良好的動態性能等優點。
階梯幅度產生電路2采用了DAC芯片在FPGA控制系統5的控制下對參考電壓源進行分壓實現，DAC芯片采用14位插值式數模轉換器，轉換建立時間快，位數相對滑移信號的階梯個數來說較多，有利于改善整個滑移信號的性能。
脈沖產生電路3采用了高速模擬開關，其在FPGA控制系統6的控制下進行導通和關斷，對階梯幅度產生電路2輸出的階梯信號進行抽樣，脈沖寬度由FPGA內部計數器來控制實現。高速模擬開關具有導通、關斷建立時間短，導通電阻低等優點。
最大脈沖幅度控制電路4由0P運算放大器、精密電阻網絡、模擬開關等組成，通過FPGA控制系統6控制電阻網絡中模擬開關的選通以實現運算放大器不同的放大倍數。
本發明的滑移脈沖信號發生器，采用了FPGA與MCU多處理器相結合的實現方法，通過兩者的分工合作，實現了整個系統頻帶寬(20MHz)、高精度、高穩定度的指標要求。
圖1為本發明的結構框圖。
圖2為頻率產生電路1結構框圖。
圖3為階梯幅度產生電路2結構框圖。
圖4為脈沖產生電路3結構框圖。
圖5為最大輸出幅度控制電路4結構框圖。
圖6為MCU與FPGA接口電路7為頻率產生電路1實際電路8為階梯幅度脈沖產生電路9為最大輸出幅度控制電路4實際電路圖具體實施方式
1、整個儀器采用了FPGA控制系統6和MCU控制系統5聯合控制機制，通過MCU控制系統5實現智能化設置滑移儀器的各項參數，同時通過通信協議完成與FPGA控制系統6之間的傳遞，并控制整個系統的運行，FPGA控制系統6利用其高速并行的特點，完成系統中各功能模塊的具體實現，減輕了MCU的工作負擔，也保證了儀器的精度。如圖6所示。
2、頻率產生電路1頻率產生電路原理框圖如圖2，由有源晶體振蕩器產生20MHz時鐘信號，送入FPGA控制系統6，經其內部鎖相環(PLL)模塊倍頻至100MHz。同時，FPGA控制系統6在MCU控制系統5的控制下產生整個系統各部分的時鐘信號，包括階梯幅度產生電路2、頻率產生電路1中直接數字頻率合成(DDS)芯片的參考時鐘。該頻率產生方式舍棄了傳統的鎖相環電路設計方式，而是采用DDS芯片，電路結構簡單，實現比較容易，同時保證了頻率的高穩定性，精度高。
頻率基準輸出的信號頻率可由下式給定FO=M×ΔF=M2N×fcp]]>式中fcp為系統時鐘頻率，ΔF為信號頻率分辨率，FO為輸出信號頻率，M為頻率控制字。通過設定頻率控制字和系統時鐘的值，就可以產生所需頻率信號的輸出。
頻率產生電路1對應的實際電路如圖7所示，該電路采用了AD9850芯片，AD9850輸出兩個互補的電流IOUT、IOUTB經電阻取樣后由VINP腳送入內部比較器，利用其內部的高速比較器直接輸出方波，抖動較小。AD9850滿量程輸出電流(Full Scale Current)通過一個外接電阻RSET調節，調節關系為IOUT＝32×(1.248V/RSET)，RSET的典型值是3.9kΩ。FPGA與AD9850這里采用并行接口方式，如圖6中DDS_D0～DDS_D7。AD9850輸出信號頻率(單位MHz)為Fout＝(ΔPhase×CLKIN)/232其中ΔPhase＝32位相位控制字，CLKIN＝輸入參考時鐘(單位MHz)。
3、階梯幅度產生電路2如圖3所示為階梯幅度產生電路的原理框圖，由參考電壓基準給DAC芯片提高參考電壓，FPGA控制系統6在頻率產生電路1輸出的頻率基準以及MCU控制系統5的控制下，向DAC芯片寫幅度控制字，以實現DAC芯片輸出幅度遞增(遞減)的信號，再經OP運算放大器處理，輸出階梯幅度信號。
具體實現電路如圖8所示，采用AD9774芯片，它是14位、電流輸出型DAC，本發明只利用了其高10位，低4位不用，目的在于可以改善AD9774的線性。AD9774輸出電流為IOUTA＝(N/16383)×IOUTFS，而IOUTFS＝(32×VREF)/RSET＝(32×1.2)/1.91k＝20mA，即滿度電流為20mA。式中N為輸入的數字量，改變輸入的數字量就可以得到大小不同的電流輸出，經過OPA642運算放大器轉換成電壓。由以上AD9774的輸出電流關系式知經過運放OPA642的最大輸出電壓近似為VOUT＝IOUTA×50＝1V。
4、脈沖產生電路3脈沖產生電路原理框圖如圖4所示，其設計思想在于采用了高速模擬開關在微控制器的控制下對階梯幅度產生電路2輸出的階梯幅度信號進行抽樣。FPGA控制系統6在頻率產生電路1輸出的頻率基準以及MCU控制系統5的控制下，產生高速模擬開關的觸發脈沖，以控制其通斷，同時利用FPGA內部計數器來控制高速模擬開關導通及關斷的時間，即控制脈沖信號的寬度。該設計思想由于利用了FPGA高速、并行的特點，加上高速模擬開關導通、關斷建立時間短的優點，使得輸出的脈沖邊沿很陡峭，信號的穩定度也高。
實際電路如圖8所示，采用MAXIM公司的高性能模擬開關MAX4715，具有導通、關斷建立時間短(開關導通建立時間最大為Ton＝18ns，開關關斷建立時間最大為Toff＝12ns)，導通電阻低(開關導通電阻Ron＝1.2Ω(+1.8V供電)，0.4Ω(+3V供電))等優點。
5、最大輸出幅度控制電路4圖5為最大輸出幅度控制電路的原理框圖，其設計思想為通過改變OP運算放大器的兩臂電阻值的比值來改變運算放大器的開環增益A0，從而由Vout＝A0×Vin得到幅度變化的信號輸出。其過程為FPGA控制系統6在MCU控制系統5的控制下，實現模擬開關的導通和關斷，模擬開關的導通和關斷改變了精密電阻網絡的等效阻抗，從而改變了OP運算放大器的開環增益Ao，實現了最大輸出幅度控制的目的。
其具體電路實現如圖9所示，精密電阻網絡采用了誤差為千分之一的電阻，外加4個模擬開關，配合OP運算放大器實現放大。模擬開關采用MAXIM公司的MAX312芯片作為模擬開關，其導通電阻低(Ron＝10Ω)，且一個芯片包含4組模擬開關(SPST)，節約了電路板的面積，也減小了相互之間的干擾。OP運算放大器采用OPA642。
由電路可知OPA642放大倍數為A0＝1+Rf/R1，這里R1＝10k，前級電壓輸入為1V。故當Rf＝0時，A0＝1，輸出電壓Vout＝1V；當Rf＝1k時，A0＝1.1，輸出電壓Vout＝1.1V；當Rf＝2k時，A0＝1.2，輸出電壓Vout＝1.2V；…當Rf＝10k時，A0＝2.0，輸出電壓Vout＝2.0V；由上計算知最大脈沖幅度為1.0V-2.0V，步進0.1V。
運用效果綜上所述，本發明的所有設計思想很好了實現了整個系統的各項指標要求，并且由于其采用了先進的技術，配合完善的設計思路，最終使得數字化滑移脈沖信號發生器在頻率上具有寬頻帶、高精度、高穩定度，在幅度上精度高，以及全數字化的技術，贏得了用戶的一致好評。
權利要求
1，本發明涉及一種基于多處理器(FPGA+MCU)技術的全數字式滑移脈沖信號發生器的技術方法，儀器由頻率產生電路1、階梯幅度產生電路2、脈沖產生電路3、最大輸出幅度控制電路4、FPGA控制系統5、MCU控制系統6共六部分組成。脈沖頻率產生電路1為整個系統提供時鐘基準，FPGA控制系統5在此時鐘基準下控制階梯幅度產生電路2，輸出幅度遞增(遞減)的階梯幅度信號，同時通過FPGA控制系統5的內部時序模塊產生控制信號，控制脈沖產生電路3產生脈沖信號，最后通過FPGA實現對最大脈沖幅度控制電路4的設計，以達到滑移信號最大幅度可控的目的，所有參數的設定均通過MCU控制系統6實現和完成。
2，根據權力要求1所述，其特征在于整個儀器采用了FPGA控制系統6和MCU控制系統5聯合控制機制，通過MCU控制系統5實現智能化設置滑移儀器的各項參數，同時通過通信協議完成與FPGA控制系統6之間的傳遞，并控制整個系統的運行，FPGA控制系統6利用其高速并行的特點，完成系統中各功能模塊的具體實現，減輕了MCU的工作負擔，也保證了儀器的精度。
3，根據權力要求1所述，其特征在于頻率產生電路1主要由有源晶體振蕩器、DDS芯片及其外圍電路、FPGA內部鎖相環倍頻模塊(PLL)等三部分組成，有源晶體振蕩器產生20MHz的方波(占空比50％)，經FPGA內部PLL倍頻至100MHz，作為DDS芯片的參考時鐘，DDS芯片在FPGA控制系統6的作用下，為儀器各部分產生高質量的時鐘信號，采用的DDS芯片具有低功耗、片內集成高速比較器、良好的動態性能等優點。
4，根據權力要求1所述，其特征在于階梯幅度產生電路2采用了DAC芯片在FPGA控制系統5的控制下對參考電壓源進行分壓實現，DAC芯片采用14位插值式數模轉換器，轉換建立時間快，位數相對滑移信號的階梯個數來說較多，有利于改善整個滑移信號的性能。
5，根據權力要求1所述，其特征在于脈沖產生電路3采用了高速模擬開關，其在FPGA控制系統6的控制下進行導通和關斷，對階梯幅度產生電路2輸出的階梯信號進行抽樣，脈沖寬度由FPGA內部計數器來控制實現。高速模擬開關具有導通、關斷建立時間短，導通電阻低等優點。
6，根據權力要求1所述，其特征在于最大脈沖幅度控制電路4由OP運算放大器、精密電阻網絡、模擬開關等組成，通過FPGA控制系統6控制電阻網絡中模擬開關的選通以實現運算放大器不同的放大倍數。
全文摘要
本發明涉及一種基于多處理器(FPGA+MCU)技術的全數字式滑移脈沖信號發生器的技術方法，儀器由頻率產生電路1、階梯幅度產生電路2、脈沖產生電路3、最大輸出幅度控制電路4、FPGA控制系統5、MCU控制系統6共六部分組成。脈沖頻率產生電路1為整個系統提供時鐘基準，FPGA控制系統5在此時鐘基準下控制階梯幅度產生電路2，輸出幅度遞增(遞減)的階梯幅度信號，同時通過FPGA控制系統5的內部時序模塊產生控制信號，控制脈沖產生電路3產生脈沖信號，最后通過FPGA實現對最大脈沖幅度控制電路4的設計，以達到滑移信號最大幅度可控的目的，所有參數的設定均通過MCU控制系統6實現和完成。
文檔編號H03K5/22GK101047371SQ20071004866
公開日2007年10月3日 申請日期2007年3月19日 優先權日2007年3月19日
發明者庹先國, 李向陽, 王洪輝, 穆克亮 申請人:成都理工大學