專利名稱：用于逐次逼近型模數轉換器的失調位補償電路的制作方法
技術領域：
本發明涉及一種用于逐次逼近型模數轉換器的失調位補償電路，屬于數模混合信號處理技術領域。
背景技術：
逐次逼近型模數轉換器是現在最為流行的高速高精度模數轉換器結構之一，在常見的用開關電容網絡來實現的逐次逼近型模數轉換器電路中，電容充放電的時間是影響轉換速率的決定性因素，因電容充放電時間常數的增加造成了模數轉換器轉換速率的降低。
發明內容
技術問題本發明的目的在于提供一種用于逐次逼近型模數轉換器的失調位補償電路，解決上述現有技術中存在的由于電容充放電時間常數的增加而造成的模數轉換器轉換速率降低的問題，提高逐次逼近型模數轉換器的轉換速率。
技術方案為實現本發明的目的，本發明的失調位補償電路，由比較器輸出產生電路、失調位補償產生電路、模數轉換器輸出調整電路構成，其中比較器輸出產生電路和失調位補償產生電路的數據信號輸入端、時鐘控制信號輸入端分別對應接入比較器輸出的有效數據信號和第一時鐘控制信號；比較器輸出產生電路的輸出端接模數轉換器輸出調整電路的第一輸入端，失調位補償產生電路的輸出端接模數轉換器輸出調整電路的第二輸入端，模數轉換器輸出調整電路的時鐘輸入端接入第二時鐘控制信號，從模數轉換器輸出調整電路的數據信號輸出端引出模數轉換器的輸出數據信號，從溢出位輸出端引出溢出信號。比較器輸出產生電路和失調位補償電路，在時鐘信號的控制下產生比較器的輸出結果和失調位，利用對某一相位的置位的功能，預先在電容上加上一定的電壓偏移量以加快電容充放電過程，從而縮短電容的沖放電時間，提高模數轉換器的轉換速率，并通過增加補償位來修正由于提前置位可能引起的誤差。模數轉換器輸出調整電路對比較器輸出產生和失調位產生電路的輸出信號進行調整，消除用于提高轉換速度的所增加的補償位并通過調整產生溢出信號，判斷模數轉換器的輸入信號是否超過輸入范圍。
有益效果本發明的失調位補償電路，利用比較器產生電路和失調位產生電路的置位功能，縮短了電容的沖放電時間，提高了模數轉換器的轉換速率；在增加補償位來修正由于提前置位可能引起的誤差的同時，通過模數轉換器的輸出調整電路的輸出信號進行調整并產生溢出信號，在提高模數轉換器的轉換速率的同時，又增大了模數轉換器的信噪比和無雜散動態范圍。
圖1為本發明的失調位補償電路框圖。
圖2為本發明的比較器輸出產生電路和失調位補償產生電路。
圖3為本發明的模數轉換器的輸出調整電路。
圖4為本發明的比較器產生電路和失調位補償產生電路各相位的時序圖。
具體實施例方式
下面結合附圖與具體實施方式
對本發明作進一步詳細描述。
參見圖1，圖1為本發明的原理框圖。本發明的用于逐次逼近型模數轉換器的失調位補償電路，由比較器輸出產生電路10、失調位補償產生電路20和模數轉換器輸出調整電路30構成，其中，比較器輸出產生電路10的數據輸入端D10和失調位補償產生電路20的數據輸入端D20接入比較器比較結果信號Din1，比較器輸出產生電路10的時鐘輸入端C10和失調位補償產生電路20的時鐘輸入端C20接入第一時鐘信號CLK1；比較器輸出產生電路10的輸出端B101接模數轉換器輸出調整電路30的第一輸入端D301，失調位補償產生電路20的輸出端B201接模數轉換器輸出調整電路30的第二輸入端D302；模數轉換器輸出調整電路30的時鐘輸入端C30接入第二時鐘信號CLK2，從模數轉換器輸出調整電路30的數據信號輸出端O301引出模數轉換器的輸出數據信號，從溢出位輸出端O302引出溢出信號。比較器輸出產生電路10和失調位補償產生電路20，在第一時鐘信號的控制下產生比較器的輸出結果和失調位，利用對其中一個相位的置位的功能，預先在電容上加上一定的電壓偏移量以加快電容充放電過程，縮短電容的沖放電時間，提高模數轉換器的轉換速率，并通過增加一位補償位來修正由于提前置位可能引起的誤差，在提高模數轉換器的轉換速率的同時，又增大了模數轉換器的信噪比和無雜散動態范圍。模數轉換器輸出調整電路30對比較器輸出產生電路10和失調位補償產生電路20的輸出信號進行調整，消除用于提高轉換速度的所增加的補償位并通過調整產生溢出信號，判斷模數轉換器的輸入信號是否超過輸入范圍。
參見圖2，圖2是本發明的比較器輸出產生電路10和失調位補償產生電路20的一個實施例的具體電路圖。圖中，比較器輸出產生電路10和失調位補償產生電路20由11個單元級聯而成，比較器輸出產生電路10的十個單元分別對應于10位有效數據信號B0、B1、B2、B3、B04、B5、B6、B7、B8、B9，第十一單元是失調位補償產生電路20，對應于1位補償位B04；每一個單元都由一個相位處理與非門、一個RS觸發器、一個倒相器和一個傳輸門組成，相位處理與非門的輸出端接RS觸發器的第一輸入端，RS觸發器的輸出端接倒相器的輸入端，倒相器的輸出端接傳輸門的輸入端，傳輸門受互補時鐘信號NI及I控制，這一結構用來鎖存比較器的輸出結果并在第一時鐘信號CLK1的控制下將鎖存信號輸出。從傳輸門的輸出端引出模數轉換器輸出的有效數據信號。
第三單元103、第四單元104、第五單元105、第六單元106和第十一單元失調位補償產生電路20的RS觸發器的內部構成及連接相同，第三單元103中第三RS觸發器1030由第三三輸入與非門1031和第四三輸入與非門1032交叉耦合組成，其中，第三三輸入與非門1031的第三輸入端和第四三輸入與非門1032的第一輸入端分別連接對方的輸出端，第三三輸入與非門1031的第一輸入端和輸出端是該觸發器的第一輸入端和輸出端，第三三輸入與非門1031的第二輸入端是該觸發器的第二輸入端，第四三輸入與非門1032的第三輸入端是該觸發器的第三輸入端，第四三輸入與非門1032的第二輸入端是該觸發器的置位端。
第十單元100、第一單元101、第二單元102、第七單元107、第八單元108和第九單元109的RS觸發器的內部構成及連接相同，第十單元100的中第十RS觸發器1000由第十六三輸入與非門1001和第十六兩輸入與非門1002交叉耦合組成，其中，第十六三輸入與非門1001的第三輸入端和第十六兩輸入與非門1002的第一輸入端分別連接對方的輸出端，第十六三輸入與非門1001的第一輸入端和輸出端是該觸發器的第一輸入端和輸出端，第十六三輸入與非門1001的第二輸入端是該觸發器的第二輸入端，第十六兩輸入與非門1002的第二輸入端是第十RS觸發器的置位端。
比較器比較結果信號Din1經過第一倒相器0001分別接入所述11個單元的相位處理與非門的第一輸入端。
第一時鐘信號CLK1在不同相位的時鐘信號I6、I7、I8、I9、I10、I11、I12、I13、I14、I15、I16分別對應接入所述第九單元109、第八單元108、第七單元107、第六單元106、第五單元105、第四單元104、第十一單元20、第三單元103、第二單元102、第一單元101、第十單元100的相位處理與非門的第二輸入端；第一時鐘信號CLK1在不同相位的時鐘信號“I6、I7、I13、I14、I15、I8、I9、I10、I11、I12”分別經過各自的倒相器對應接入所述第八單元108、第七單元107、第二單元102、第一單元101、第十單元100的RS觸發器的置位端和第六單元106、第五單元105、第四單元104、第十一單元失調位補償產生電路20、第三單元103的RS觸發器的第三輸入端；第一時鐘信號CLK1在I5相位的時鐘信號I5經其倒相器接入所述第三單元103的RS觸發器1030的置位端；第一時鐘信號CLK1在I1相位的時鐘信號I1經過第二倒相器0002分別接入所述第七單元107、第八單元108、第九單元109、第十單元100、第一單元101、第二單元102的RS觸發器的第二輸入端和第六單元106、第九單元109的RS觸發器的置位端；第一時鐘信號CLK1在I3相位的時鐘信號I3經過第三倒相器0003分別接入所述第四單元104、第五單元105、第十一單元20的RS觸發器的置位端和第六單元106的RS觸發器的第二輸入端；第一時鐘信號CLK1在I1和I4相位的時鐘信號I1和I4分別對應接入第一或非門0004的兩個輸入端，第一或非門0004的輸出端分別接第四單元104、第五單元105、第十一單元105的RS觸發器的第二輸入端；第一時鐘信號CLK1在I1和I10相位的時鐘信號I1和I10分別對應接入第二或非門0005的兩個輸入端，第二或非門0005的輸出端接第三單元103的RS觸發器1030的第二輸入端。
本發明實施例的工作原理如下參見圖4，圖4為本發明的比較器輸出產生電路和補償為產生電路各相位的時序圖，比較器的輸出的比較結果信號Din1加在第一倒相器0001的輸入端，第一倒相器0001的輸出端產生信號，接第九單元109的兩輸入與非門的第一輸入端，該兩輸入與非門的第二輸入端接入第一時鐘信號CLK1在I6相位的時鐘信號I6，當該時鐘信號I6上升沿到來時，第九單元109的兩輸入與非門的輸出信號即是輸入信號Din1，如果這個信號為邏輯高電平，則第九單元109的RS觸發器被置位，且此時B9位邏輯高電平，如果第九單元109的兩輸入與非門的輸出為邏輯低電平，那么第九單元109的RS觸發器被復位，B9位邏輯低電平。
產生邏輯電平B9的第九單元109的RS觸發器在第一時鐘信號CLK1的I1相位時被復位，時鐘信號I1經過第二倒相器0002的信號加在第九單元109的RS觸發器的的第二輸入端。產生邏輯電平B8、B7、B5、B4、B3、B2、B1、B0的相應單元的RS觸發器在第一時鐘信號CLK1的I1相位時也被復位。產生邏輯電平B6的第六單元的RS觸發器在第一時鐘信號CLK1的I1相位時被置位并且在第一時鐘信號CLK1在I3相位的倒相信號I3N時被復位，倒相信號I3N同時也將產生邏輯電平B5、B4和補償位B04的相應單元的RS觸發器復位，同時，產生邏輯電平B5、B4和補償位B04的相應單元的RS觸發器也在第一時鐘信號CLK1的I4相位時被復位，產生邏輯電平B3的第三單元103的第三RS觸發器1030在第一時鐘信號CLK1的I10相位時被復位。
除了復位和置位的信號有所不同以外，產生邏輯電平B8、B7、B6、B5、B4、B3、B2、B1、B0以及產生相應補償位B04的其它相應10個單元的10個RS觸發器的工作原理和產生邏輯電平B9的第九單元109的RS觸發器的工作原理相同，所有單元的RS觸發器的輸出接在由互補時鐘信號NI及I控制的傳輸門上，信號NI及I在相位I16時產生，當信號NI及I加載傳輸門上時，10位有效信號B9、B8、B7、B6、B5、B4、B3、B2、B1、B0加上一位補償位B04共11位信號同時輸出至模數轉換器輸出調整電路30，模數轉換器輸出調整電路30將11位信號轉化為10位有效信號O0、O1、O2、O3、O4、O5、O6、O7、O8和O9對應于模數轉換器的輸出，并產生一位溢出位OVERFLOW用來判斷是否溢出。表一為邏輯電平B9、B8、B7、B6、B5、B4、B3、B2、B1、B0十位有效數據加上一位補償位B04，共十一位各時鐘周期電容電壓復位和置位情況。
如表一所示，在第一時鐘信號CLK1的I5相位時對于邏輯電平B3的置位可以加快模數轉換器的轉換速率。通過對電容的預充電，縮短了決定高位數字量時開關電容需要的充放電時間，縮短的時間與B3對應的權重成正比。當高位產生以后，邏輯電平B3被復位，確保了最后正確的數字量的輸出。補償位B04用來補償由于預先將邏輯電平B3置位可能引起的任何誤差。
表1各時鐘周期電容電壓復位和置位情況預先被置位的B3所對應的權重為
對B3預先進行置位可以增加比較器的比較速度，從而增加整個模數轉換器的轉換速率，由于開關電容網絡的充放電時間常數為RC，其中R為開關電阻，C為電容值，充放電時間與充放電時間常數和充放電前后電容上電壓的變化量均有關。在需要對高位數字量進行確定時，預先在電容上加上小的電壓偏移量，則可以縮短電容充放電所需要的建立時間，從而加快充放電過程，允許模數轉換器在更高的轉換速率下工作。例如，在決定最高位對應的數字量時，電容首先要被充電至
在預先對B3進行置位以后，即對電容與充電至
在決定最高位時，電容只需要被充電至12FS-1128FS=63128FS,]]>就可以正確的確定最高位，也就是說，只要輸入的模擬信號大于 就可以以更快的速度決定高位數字量。當越來越多的數字量被確定后，在I10相位，B3被復位，這樣比較器仍然可以在很高的速度下工作，并且保證了精度。但是這樣做有可能會引入誤差，當輸入的模擬信號在 并且電容能夠完全充電時，對于最高位的決定就會出現誤差。從而導致整個模數轉換器出現錯誤的轉換。為解決上述問題，可以增加一個權重合適的補償位，補償位的權重應該比較小，在本發明中為 在確定最高位以后，由補償位來判斷是否應該將自身權重的 即對應于B3的權重加在比較器的求和節點上來改變部分和，從而得出正確的輸出結果。補償位的產生可以通過增加一個時鐘周期I11來實現，在I11周期，可以確定比較器是否出錯，從而決定補償位是否應在加在求和節點已得到正確的輸出結果。
參見圖3，圖3是本發明的模數轉換器輸出調整電路30的一個實施例的具體電路圖。圖中，模數轉換器輸出調整電路30由11個同相鎖存器、6個加法器、11個兩輸入或非門、11個晶體管以及11個觸發器級聯而成。第一同相鎖存器302、第二同相鎖存器303、第三同相鎖存器304、第四同相鎖存器305、第六同相鎖存器307、第七同相鎖存器308、第八同相鎖存器309、第九同相鎖存器310、第十同相鎖存器311、第十一同相鎖存器312分別對應接入10位有效數據信號B0、B1、B2、B3、B04、B5、B6、B7、B8、B9，第五同相鎖存器306接入1位補償位B04。第一同相鎖存器302、第二同相鎖存器303、第三同相鎖存器304、第四同相鎖存器305的輸出端分別對應連接第一兩輸入或非門313、第二兩輸入或非門314、第三兩輸入或非門315、第四兩輸入或非門316的第一輸入端，第五同相鎖存器306、第六同相鎖存器307的輸出端對應連接第一加法器342的兩個輸入端，第七同相鎖存器308、第八同相鎖存器309、第九同相鎖存器310、第十同相鎖存器311、第十一同相鎖存器312的輸出端分別對應連接第二加法器343、第三加法器344、第四加法器345、第五加法器346、第六加法器347的第二輸入端用于產生最終比較結果。
第二加法器343、第三加法器344、第四加法器345、第五加法器346、第六加法器347的第一輸入端分別對應連接第一加法器342、第二加法器343、第三加法器344、第四加法器345、第五加法器346的第二輸出端；第一加法器342、第二加法器343、第三加法器344、第四加法器345、第五加法器346、第六加法器347的第一輸出端分別對應連接第五兩輸入或非門317、第六兩輸入或非門318、第七兩輸入或非門319、第八兩輸入或非門320、第九兩輸入或非門321、第十兩輸入或非門322的第一輸入端；第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4的柵極分別對應連接第一同相鎖存器302、第二同相鎖存器303、第三同相鎖存器304、第四同相鎖存器305的輸出端，第五晶體管M5、第六晶體管M6、第七晶體管M7、第八晶體管M8、第九晶體管M9、第十晶體管M10的柵極分別對應連接第一加法器342、第二加法器343、第三加法器344、第四加法器345、第五加法器346、第六加法器347的第一輸出端，第十一晶體管M0的漏極和所述其它十個晶體管的漏極接第十兩輸入或非門323的第一輸入端，第十一晶體管M0的柵極和所述其它十個晶體管的源極接地，第十一晶體管M0的源極接電源；第六加法器347的第二輸出端接第二十五倒相器349的輸入端，第二十五倒相器349的輸出端接所述11個兩輸入或非門的第二輸入端，所述11個兩輸入或非門的輸出端分別對應連接所述11個觸發器的數據輸入端，第二時鐘信號CLK2經第二十五倒相器324后的輸出信號接入所述11個觸發器的時鐘輸入端，從第十一觸發器340的輸出端引出溢出信號OVERFLOW，從所述其它10個觸發器的輸出端引出10位數據信號。
本發明實施例的工作原理如下模數轉換器在不同時刻從P0到P15的輸出經過一定的格式轉換，輸出到下一級電路中去。其中，所述11個觸發器為主從式觸發器。在時鐘信號CLK2經過第二十五倒相器324產生的信號上升沿時，所述11個觸發器更新鎖存輸出；在時鐘信號CLK2經過第二十五倒相器324產生的信號下降沿時，所述11個觸發器接收數據。該電路在把11bit數據轉換為10bit數據的同時，能夠消除補償位并產生溢出位的加法器電路，當輸入信號低于或者高于模數轉換器能夠處理的信號范圍時，模數轉換器將溢出，產生溢出位判斷錯誤信息。首先，對于向上的溢出，如圖3所示，是通過所述11個晶體管的有比邏輯來實現的，由于輸入模擬信號超過了模數轉換器能處理的最大信號的上限，則比較器輸出產生電路10的輸出信號全部為邏輯高電平，即為1，并通過所述11個同相鎖存器和所述11個加法器接在除第十一晶體管之外的所述10個晶體管的柵極，當這些晶體管的柵極輸入均為1時這些晶體管導通，產生溢出位OVERFLOW的第二十三兩輸入或非門323的第一輸入端為0，溢出位OVERFLOW輸出為1，同時10個數據信號輸出端的輸出均為1，表示向上溢出。其次，對于向下的溢出，也是通過所述晶體管的有比邏輯來實現的，由于輸入模擬信號超過了模數轉換器能處理的最大信號的下限，則比較器輸出產生電路10的輸出信號全部為邏輯低電平，即為0，并通過所述11個同相鎖存器和所述11個加法器接在除第十一晶體管之外的所述10個晶體管的柵極，當這些晶體管的柵極輸入均為0時，這些晶體管截止，產生溢出位OVERFLOW的第二十三兩輸入或非門323的第一輸入端為1，通過對第六加法器347的特殊設計，使得其第二輸出端輸出為1，則溢出位OVERFLOW輸出為1。同時10個數據信號輸出端的輸出均為0，表示向下溢出。
權利要求
1.一種用于逐次逼近型模數轉換器的失調位補償電路，其特征在于，它包括比較器輸出產生電路(10)、失調位補償產生電路(20)和模數轉換器輸出調整電路(30)，其中比較器輸出產生電路(10)的數據輸入端(D10)和失調位補償產生電路(20)的數據輸入端(D20)接入比較器比較結果信號(Din1)，比較器輸出產生電路(10)的時鐘輸入端(C10)和失調位補償產生電路(20)的時鐘輸入端(C20)接入第一時鐘信號(CLK1)；比較器輸出產生電路(10)的輸出端(B101)接模數轉換器輸出調整電路(30)的第一輸入端(D301)，失調位補償產生電路(20)的輸出端(B201)接模數轉換器輸出調整電路(30)的第二輸入端(D302)；模數轉換器輸出調整電路(30)的時鐘輸入端(C30)接入第二時鐘信號(CLK2)，從模數轉換器輸出調整電路(30)的數據信號輸出端(O301)引出模數轉換器的輸出數據信號(OUTPUT)，從溢出位輸出端(O302)引出溢出信號(OVERFLOW)。
2.根據權利要求1所述的用于逐次逼近型模數轉換器的失調位補償電路，其特征在于，比較器輸出產生電路(10)和失調位補償產生電路(20)由11個單元級聯而成，比較器輸出產生電路(10)的十個單元分別對應于10位有效數據信號，第十一單元是失調位補償產生電路(20)，對應于1位補償位；每一個單元都由一個相位處理與非門、一個RS觸發器、一個倒相器和一個傳輸門組成，相位處理與非門的輸出端接RS觸發器的第一輸入端，RS觸發器的輸出端接倒相器的輸入端，倒相器的輸出端接傳輸門的輸入端，傳輸門受互補時鐘信號NI及I控制，從傳輸門的輸出端引出模數轉換器輸出的數據信號。
3.根據權利要求1或2所述的用于逐次逼近型模數轉換器的失調位補償電路，其特征在于比較器輸出產生電路(10)和失調位補償產生電路(20)中，第三單元(103)、第四單元(104)、第五單元(105)、第六單元(106)和第十一單元失調位補償產生電路(20)的RS觸發器的內部構成及連接相同，第三單元(103)中第三RS觸發器(1030)由第三三輸入與非門(1031)和第四三輸入與非門(1032)交叉耦合組成，其中，第三三輸入與非門(1031)的第三輸入端和第四三輸入與非門(1032)的第一輸入端分別連接對方的輸出端，第三三輸入與非門(1031)的第一輸入端和輸出端是該觸發器的第一輸入端和輸出端，第三三輸入與非門(1031)的第二輸入端是該觸發器的第二輸入端，第四三輸入與非門(1032)的第三輸入端是該觸發器的第三輸入端，第四三輸入與非門(1032)的第二輸入端是該觸發器的置位端；第十單元(100)、第一單元(101)、第二單元(102)、第七單元(107)、第八單元(108)和第九單元(109)的RS觸發器的內部構成及連接相同，第十單元(100)的中第十RS觸發器(1000)由第十六三輸入與非門(1001)和第十六兩輸入與非門(1002)交叉耦合組成，其中，第十六三輸入與非門(1001)的第三輸入端和第十六兩輸入與非門(1002)的第一輸入端分別連接對方的輸出端，第十六三輸入與非門(1001)的第一輸入端和輸出端是該觸發器的第一輸入端和輸出端，第十六三輸入與非門(1001)的第二輸入端是該觸發器的第二輸入端，第十六兩輸入與非門(1002)的第二輸入端是第十RS觸發器的置位端；比較器比較結果信號Din1經過第一倒相器(0001)分別接入所述11個單元的相位處理與非門的第一輸入端，第一時鐘信號(CLK1)在不同相位的時鐘信號“I6、I7、I8、I9、I10、I11、I12、I13、I14、I15、I16”分別對應接入所述第九單元(109)、第八單元(108)、第七單元(107)、第六單元(106)、第五單元(105)、第四單元(104)、第十一單元失調位補償產生電路(20)、第三單元(103)、第二單元(102)、第一單元(101)、第十單元(100)的相位處理與非門的第二輸入端；第一時鐘信號(CLK1)在不同相位的時鐘信號“I6、I7、I13、I14、I15、I8、I9、I10、I11、I12”分別經過各自的倒相器對應接入所述第八單元(108)、第七單元(107)、第二單元(102)、第一單元(101)、第十單元(100)的RS觸發器的置位端和第六單元(106)、第五單元(105)、第四單元(104)、第十一單元失調位補償產生電路(20)、第三單元(103)的RS觸發器的第三輸入端，第一時鐘信號(CLK1)在I5相位的信號(I5)經其倒相器接入所述第三單元(103)的RS觸發器(1030)的置位端；第一時鐘信號(CLK1)在I1相位的時鐘信號(I1)經過第二倒相器(0002)分別接入所述第七單元(107)、第八單元(108)、第九單元(109)、第十單元(100)、第一單元(101)、第二單元(102)的RS觸發器的第二輸入端和第六單元(106)、第九單元(109)的RS觸發器的置位端；第一時鐘信號(CLK1)在I3相位的時鐘信號(I3)經過第三倒相器(0003)分別接入所述第四單元(104)、第五單元(105)、第十一單元失調位補償產生電路(20)的RS觸發器的置位端和第六單元(106)的RS觸發器的第二輸入端；第一時鐘信號(CLK1)在I1和I4相位的時鐘信號(I1)和(I4)分別對應接入第一或非門(0004)的兩個輸入端，第一或非門(0004)的輸出端分別接第四單元(104)、第五單元(105)、第十一單元失調位補償產生電路(20)的RS觸發器的第二輸入端；第一時鐘信號(CLK1)在I1和I10相位的時鐘信號(I1)和(I10)分別對應接入第二或非門(0005)的兩個輸入端，第二或非門(0005)的輸出端接第三單元(103)的RS觸發器(1030)的第二輸入端
4.根據權利要求1所述的用于逐次逼近型模數轉換器的失調位補償電路，其特征在于，模數轉換器輸出調整電路(30)由11個同相鎖存器、6個加法器、11個兩輸入或非門、11個晶體管以及11個觸發器級聯而成，11個同相鎖存器的輸入端分別對應連接比較器輸出產生電路(10)和失調位補償產生電路(20)的輸出端，分別對應于10位有效數據信號及1位補償位，其中第一同相鎖存器(302)、第二同相鎖存器(303)、第三同相鎖存器(304)、第四同相鎖存器(305)的輸出端分別對應連接第一兩輸入或非門(313)、第二兩輸入或非門(314)、第三兩輸入或非門(315)、第四兩輸入或非門(316)的第一輸入端，第五同相鎖存器(306)、第六同相鎖存器(307)的輸出端對應連接第一加法器(342)的兩個輸入端，第七同相鎖存器(308)、第八同相鎖存器(309)、第九同相鎖存器(310)、第十同相鎖存器(311)、第十一同相鎖存器(312)的輸出端分別對應連接第二加法器(343)、第三加法器(344)、第四加法器(345)、第五加法器(346)、第六加法器(347)的第二輸入端；第二加法器(343)、第三加法器(344)、第四加法器(345)、第五加法器(346)、第六加法器(347)的第一輸入端分別對應連接第一加法器(342)、第二加法器(343)、第三加法器(344)、第四加法器(345)、第五加法器(346)的第二輸出端；第一加法器(342)、第二加法器(343)、第三加法器(344)、第四加法器(345)、第五加法器(346)、第六加法器(347)的第一輸出端分別對應連接第五兩輸入或非門(317)、第六兩輸入或非門(318)、第七兩輸入或非門(319)、第八兩輸入或非門(320)、第九兩輸入或非門(321)、第十兩輸入或非門(322)的第一輸入端；第一晶體管(M1)、第二晶體管(M2)、第三晶體管(M3)、第四晶體管(M4)的柵極分別對應連接第一同相鎖存器(302)、第二同相鎖存器(303)、第三同相鎖存器(304)、第四同相鎖存器(305)的輸出端，第五晶體管(M5)、第六晶體管(M6)、第七晶體管(M7)、第八晶體管(M8)、第九晶體管(M9)、第十晶體管(M10)的柵極分別對應連接第一加法器(342)、第二加法器(343)、第三加法器(344)、第四加法器(345)、第五加法器(346)、第六加法器(347)的第一輸出端，第十一晶體管(M0)的漏極和所述其它十個晶體管的漏極接第十兩輸入或非門(323)的第一輸入端，第十一晶體管(M0)的柵極和所述其它十個晶體管的源極接地，第十一晶體管(M0)的源極接電源；第六加法器(347)的第二輸出端接第二十五倒相器(349)的輸入端，第二十五倒相器(349)的輸出端接所述11個兩輸入或非門的第二輸入端，所述11個兩輸入或非門的輸出端分別對應連接所述11個觸發器的數據輸入端，第二時鐘信號(CLK2)接入第二十五倒相器(324)的輸入端，第二十五倒相器(324)的輸出端接所述11個觸發器的時鐘輸入端，從第十一觸發器(340)的輸出端引出溢出信號(OVERFLOW)，從所述其它10個觸發器的輸出端引出10位數據信號。
全文摘要
用于逐次逼近型模數轉換器的失調位補償電路，屬于數模混合信號處理技術領域，該電路中的比較器輸出產生電路和失調位補償產生電路的第一輸入端接第一時鐘信號，比較器輸出產生電路和失調位補償產生電路的第二輸入端接比較器比較結果，比較器輸出產生電路的輸出端和失調位補償產生電路的輸出端分別對應連接模數轉換器輸出調整電路的兩個輸入端，模數轉換器輸出調整電路的時鐘輸入端接入第二時鐘信號，從模數轉換器輸出調整電路的輸出端引出模數轉換器的輸出數據信號和溢出信號。該電路設置的置位功能，提高了模數轉換器的轉換速度，同時通過增加補償位和利用輸出調整電路對輸出信號進行調整，消除提前置位所可能引起的誤差并產生溢出信號。
文檔編號H03M1/38GK101034890SQ20071002038
公開日2007年9月12日 申請日期2007年2月16日 優先權日2007年2月16日
發明者吳建輝, 龍善麗, 王沛, 茆邦琴, 張萌, 李紅 申請人:東南大學