耐高壓端口驅動器的制作方法

專利名稱：耐高壓端口驅動器的制作方法
技術領域：
本發明涉及雙向端口驅動器。更明確地說，本發明涉及耐受需要接口所帶電壓 高于包含所述端口驅動器的電路的電源的操作環境的端口驅動器。
背景技術：
在電子系統中，子系統構建塊常常被實施在單獨的集成電路設備中。為了彼此 連通，所述構建塊具有彼此互連的輸A^i出墊。在集成電路制造工藝的發展中，工作電 壓已逐漸減小。在互連的子系統構建塊中，在不同的電源電壓下工作的集成電路設備將 由其輸^輸出墊連接。當傳送高邏輯電平信號時，穿過各種各樣的集成電路設備的互連， 電壓的各種結合將相互作用。對于帶有較低電源電壓的設備驅動以較高電源電壓工作的設備， 一般地不會存 在問題。此外，在較低的電源電壓區域，對于較高的電源電壓電平被施加至三態僅下拉 設備，通常不會存在問題。在CMOS集成電路技術中，當低電源電壓區域中的三態PMOS 上拉設備由高電源電壓區域中的設備驅動至高邏輯電平時，會出現問題。參見圖1，在帶有混合電源電壓的現有技術互連網絡100的示意圖中，3伏(V) 區域103連接至5伏(V)區域105。 3V輸出上拉設備112連接在3V電源113、 3V輸 入111和3V輸M出墊133之間。源極襯底二極管116和漏極襯底二極管117分別自 3V輸出上拉設備112的源極和漏極并聯連接至3V上拉襯底節點119。源極襯底連接118 連接在3V上拉襯底節點119和3V電源113之間。3V輸出下拉設備114連接在3V輸 入lll、 3V輸出上拉設備112、 3V輸A/^5出墊133和地之間。3V輸入上拉設備122連接在3V輸出121、 3V電源113和3V輸A^出墊133 之間。3V輸入下拉設備124連接在3伏輸出121、 3V輸入上拉設備122、 3V輸A4iir出 墊133和地之間。5V輸出上拉設備132連接在5V電源115、 5V輸入131和5V輸^&出墊135 之間。5V輸出下拉設備134連接在5V輸入131、 5V輸出上拉設備132、 5V輸A/^出 墊135和地之間。5V輸入上拉設備142連接在5V輸出141、 5V電源115和5V輸A^出墊135之間。5V輸入下拉設備144連接在5V輸出141、 5V輸入上拉設備142、 5V輸A^J出 墊135和地之間。3V輸出上拉設備112的輸出在三態時出現p-n 二極管連接，該p-n 二極管連接 以漏極襯底二極管117形式從輸出漏極擴散連接至襯底。即使3V輸出上拉設備112為 三態PMOS場效應晶體管，來自5V區域105的高邏輯電平將傳導通過二極管，引起高 電流并可能地引起會損害3V區域103設備的鎖閉情況。在將高輸入偏置電平施加至輸入擴散和襯底來解決問題的嘗試中，先前的端口 驅動器已并入復雜的網絡以用于切換襯底偏置到保護電壓電平。需要的是一種在低電壓 區域中工作的端口驅動器，該端口驅動器耐受從外部系統設備施加的高電壓而沒有并入 復雜網絡以用于切換襯底偏置的負擔。此外，這種低電壓區域端口驅動器理想地將高邏 輯電平輸出驅動至固有電壓區域的滿值電源電平。

發明內容
多個輸出驅動設備能夠耐受由帶有在高電源電壓區域工作的外部設備的電連接 所產生的過電壓。所述多個輸出驅動設備能夠保持持續的、連接至上升電壓電平的電連 接，并以輸出電壓電平等于設備固有的電源電壓產生通信。所述多個輸出驅動設備保持 至高電源電壓區域的通信而不維持損失并且不允許高電流損害設備。初始NMOS上拉驅 動電路連接至所述多個輸出驅動設備，并產生初始上升驅動電壓，所述初始上升驅動電 壓允許所述多個輸出驅動設備以滿值電源電壓獲得輸出驅動電平。所述初始NMOS上拉 驅動電路包含延時元件，所述延時元件以一定的序列工作，所述序列提供在輸出處提供 轉換速率(slew rate)控制的所述初始上升驅動電壓的調諧(staggering)。保持NMOS 上拉電路連接至所述多個輸出驅動設備，并產生持續的輸出驅動電壓以用于以滿值電源 電壓保持輸出信令。


圖1是帶有混合電源電壓的現有技術互連網絡的示意圖。 [12]圖2a是示例的耐高壓端口驅動器的示意圖。圖2b是與圖2a的示例耐高壓端口驅動器相應的初始響應驅動信號的波形圖。 [14]圖3是帶有另外的示例保持電路的示例耐高壓端口驅動器的示意圖。
具體實施例方式參考圖2a，上M拉電路204連接至示例的耐高壓端口驅動器200的輸A/^出 墊297。上拉使能(enable)輸入205和下拉使能輸入245驅動上fe/f拉電路204。上拉使能輸入205連接至上拉使能換流器208。上拉使能換流器208連接至上拉或非門212 的第一輸入。上拉或非門212連接至NMOS上拉設備216的控制輸入、延時塊220和下 拉換流器232。延時塊220連接至上拉緩沖器224，該緩沖器224連接至電容器228的 輸入。電容器228的輸出連接至NMOS上拉設備216的輸出和第一上拉轉換速率電阻器 230a。 NMOS上拉設備216的第二輸入連接至低電壓電源213。下拉換流器232的輸出 連接至多個輸入下拉設備233a、 233b、 233c的每一控制輸入。多個上拉轉換速率電阻器230a、 230b、 230c連接至電容器228的輸出。多個上 拉轉換速率電阻器230a、 230b、 230c的每一輸出連接至多個NMOS輸出驅動設備207 之一的相應控制輸入和多個輸入下拉設備233a、 233b、 233c中每一個的相應第二輸入。下拉使能換流器248連接至下拉使能輸入245和下拉或非門252的第一輸入。 最后一個上拉轉換速率電阻器230c的輸出連接至下拉或非門252的第二輸入。下拉緩 沖器256連接至下拉或非門252的輸出和第一下拉轉換速率電阻器270a的輸入。多個 下拉轉換速率電阻270a、 270b、 270c連接在下拉緩沖器256的輸出和上拉或非門212 的第二輸入之間。多個下拉轉換速率電阻器270a、 270b、 270c的每一輸出連接至多個 NMOS輸出下拉設備275a、 275b、 275c之一的相應控制輸入。多個NMOS輸出下拉設 備275a、 275b、 275c中的每一個并聯連接在上M拉電路204的輸出和地之間。第一上拉保持換流器266a連接在保持電路260的上拉保持輸入263、第二上拉 保持換流器266b的輸入和第二 NMOS保持下拉設備273b的控制輸入之間。第一 PMOS 保持上拉設備276a和第二 PMOS保持上拉設備276b彼此交叉偶聯，每一設備均具有連 接至泵激電壓輸入261的第一輸入。第一 NMOS保持下拉設備273a在控制輸入連接至 上拉保持換流器266b的輸出并在第二輸入連接至第一 PMOS保持上拉設備276a及第三 NMOS保持上拉設備278的控制輸入。第二 NMOS保持下拉設備273b連接在第二 PMOS 保持上拉設備276b與地之間。第三NMOS保持上拉設備278連接在低電壓電源213和 上拉電阻器291之間。上拉電阻器291連接至輸A/輸出墊297。輸A/^出墊297連接至 電容性負載299。多個NMOS輸出驅動設備207由例如多個NMOS輸出上拉設備235a、 235b、 235c所組成。多個NMOS輸出上拉設備235a、 235b、 235c并聯連接在低電壓電源213 和輸A^I出墊297之間。參考圖2b并繼續參考圖2a，在示例初始響應驅動波形圖250中，驅動信號 (Drive—up signal) 215的上升沿在tQ (時間零)225時應用于上拉使能輸入205。為將 高邏輯電平傳播至輸A^I出墊297,驅動信號215的正向邊沿應用于上拉使能輸入205并傳播通過上拉使能換流器208。正向邊沿成為輸入至上拉或非門212的低電平信號并 在NMOS上拉設備216的控制輸入處引起高電平信號。NMOS上拉設備216的輸出在 多個NMOS輸出驅動設備207的控制輸入處產生驅動門信號。NMOS上拉設備216 (NMOS場效應晶體管設備)將驅動門信號229升至極限閾值電壓292，該極限閾值電壓 292為例如一種低于低電壓電源213上電壓的NMOS場效應晶體管設備的閾值。NMOS上拉設備216的輸出處的高電壓電平施加于第一上拉轉換速率電阻器 230a。第一上拉轉換速率電阻器230a的輸出將上拉控制輸入至第一 NMOS輸出上拉設 備235a。第一上拉轉換速率電阻器230a的串連電阻和第一 NMOS輸出上拉設備235a 的柵極電容在to 225后立即地對驅動門信號229產生集成化效應，該效應稱為轉換速率 控制。在上拉轉換速率電阻205b、 205c與每一 NMOS輸出上拉設備235b、 235c的控制 輸入的每一后續結合處均經歷同樣的效應，直至達到極限閥值電壓292為止。多個NMOS輸出上拉設備235a、 235b、 235c設置成源極跟隨器晶體管。由于 體效應，所以多個NMOS輸出上拉設備235a、 235b、 235c中每一個的輸入電容的柵極 對源極分量是多個NMOS輸出下拉設備275a、 275b、 275c中每一個的柵極對源極電容 值的大約三分之一。為了在上拉和下拉轉換中均有平衡的轉換速率控制，多個上拉轉換 速率電阻器230a、 230b、 230c的電阻選為多個下拉轉換速率電阻器270a、 270b、 270c 的電阻值的三倍。由驅動信號215的上升沿產生的信號轉換(未圖示)傳播經過延時塊220，在 增壓延時時間294后于延時信號(Delay—up signal) 221上產生相應的上升沿。上拉緩沖 器224產生延時信號221并將其應用于電容器228的輸入。延時信號221在電容器228 的輸出處產生增壓電壓296以上升驅動門信號229至驅動門電壓298，該驅動門電壓298 高于低電壓電源213。應用于多個NMOS輸出驅動設備207的控制輸入的驅動門電壓298 足以上升所述多個NMOS輸出驅動設備207的輸出處電壓至低電壓電源213的電壓。由 延時信號221產生的增壓電壓296應用于電容器228，并由于電容器228的放電損失將 驅動門電壓298保持有限的時間量。電容器228的C值基于在電容器228的到多個NMOS輸出驅動設備207的接口 處對網絡進行分析所得到的表達式。電容器228的C值能夠由表達式
、A# ,m紫加 貧血
'', ， 求出，其中Ar為增壓延時時間294， Cgs為多個NMOS
輸出驅動設備207的輸入電容的柵極對源極分量，gm為多個NMOS輸出驅動設備207的增益。例如，電容器228的值為大約0.8皮法。增壓延時時間294又即選擇為允許電容器228有足夠的時間充電至用以驅 動多個NMOS輸出驅動設備207的有效電壓，但時間不會長到減少整個電路的延時。多 個NMOS輸出驅動設備207設置成源極跟隨器晶體管。由于體效應，所以在源極節點連 接至地處，輸入電容并非每一單獨柵極對源極電容的總和。伴隨輸A4il出墊297上電壓 的改變，每一設備的源極節點的電壓改變。如果相應的源節點連接至地，那么多個NMOS 輸出驅動設備207的有效的輸入門電容Cx小于NMOS輸出驅動設備207的柵極對源極 電容Cgs。
使用有效的輸入門電容Cx，增壓電壓296的值由下式給定
G
」V敗^ ■，.…
b+'"《。得到的驅動門電壓298由下式給定
其中Vh為該多個NMOS輸出驅動設備207的NMOS設備的閾值。 [26]為在輸A^j出墊297處提供持續的高電平電壓，低電平使能信號(未圖示)應 用于保持電路260的上拉保持輸入263。低電平使能信號產生自第一上拉保持換流器 266a的輸出至第二 NMOS保持下拉設備273b的控制輸入的高電平信號和自第二上拉保 持換流器266b的輸出至第一 NMOS保持下拉設備273a的控制輸入的低電平信號。第二 NMOS保持下拉設備273b打開而第一 NMOS保持下拉設備273a關閉，以允許第一 PMOS 保持上拉設備276a和第二 PMOS保持上拉設備276b交叉偶聯組合用于將泵激電平電壓 (未圖示)應用于第三NMOS保持上拉設備278的控制輸入。泵激電平電壓應用于泵激 電壓輸入261并由單獨的充電泵(未圖示)產生。泵激電平電壓打開第三NMOS保持上 拉設備278，從而將低電平電源213連接至上拉電阻器291并從低電壓電源213產生滿 值電平電壓。由于第三NMOS保持上拉設備278的控制輸入上的泵激電平，輸M出 墊297上的輸出電壓沒有出現設備閾值下降。在to 225之前，沒有信號轉換送至輸A/^i出墊297，低邏輯電平應用于上拉使 能輸入205和下拉使能輸入245兩者的情況存在。低邏輯電平應用于兩個輸入使得上拉 /f拉電路204成為三態。應用于上拉使能輸入205和下拉使能輸入245兩者的低邏輯電 平在多個輸入下拉設備233a、 233b、 233c的控制輸入處產生高電平信號，在多個NMOS 輸出下拉設備275a、275b、275c的控制輸入處產生低電平信號。低電平信號在多個NMOS輸出下拉設備275a、 275b、 275c的控制輸入處關閉設備并產生從輸A^出墊297至地 的高阻抗通路。高電平信號在多個輸入下拉設備233a、 233b、 233c的控制輸入處打開 設備，從而將控制輸入下拉至多個NMOS輸出驅動設備207，并產生從輸^i出墊297 至低電壓電源213的高阻抗通路。因此，輸M出墊從來自上fe/f拉電路204和多個 NMOS輸出驅動設備207的輸出起是三態。參見圖3，在帶有另外的示例保持電路360的示例耐高壓端口驅動器300中， 上拉/f拉電路204連接至輸A/輸出墊297。上拉/下拉電路204如以上所說明地工作，參 見圖2a。第一上拉保持換流器366連接在保持電路360的上拉保持輸入363和保持通路 門368的第一輸入之間。保持通路門輸入364連接至保持通路門368的控制輸入。第一 PMOS保持上拉設備376a和第二 PMOS保持上拉設備376b相互交叉偶聯，并且每一設 備具有連接至泵激電壓輸入361的輸入。NMOS保持下拉設備373的控制輸入連接至保持通路門368的輸出和第一 PMOS保持上拉設備376a的輸出。第三NMOS保持上拉設備378的控制輸入連接至第 二 PMOS保持上拉設備376b的輸出和NMOS保持下拉設備373的第二輸入。第三NMOS 保持上拉設備378連接在低電壓電源313和上拉電阻391之間。上拉電阻器391連接至 輸A^!i出墊297。輸A^r出墊297連接至電容性負載299。參見圖2和圖3，單獨的高電壓電源連接至工作中的輸^t出墊297并在多個 NMOS輸出下拉設備275a、 275b、 275c的輸出處產生在低電壓反向偏置漏極襯底二極 管(未圖示)上的高電壓，或在多個NMOS輸出驅動設備207的輸出處產生在源極襯底 二極管(未圖示)上的高電壓。如之前所討論的，參見圖1,外部提供的高電壓應用至 下拉(NMOS)設備不是臨界的。多個NMOS輸出驅動設備207和多個NMOS輸出上 拉設備235a、 235b、 235c中的每一個在三態的情況下，起著在輸A^出墊297和地之 間的反向偏置二極管的作用。在系統環境中，上掛下拉電路204和附隨的低電壓區域免 受混合界面電壓典型值的過電壓危險。過電壓保護是由于在上拉和下拉輸出處均存在反 向偏置二極管。這樣，連接至耐高壓端口驅動器的低電壓區域免受由于系統操作中經歷 的典型過電壓所引起的鎖定和損失。盡管己經從特定示例性實施例的方面描述了本發明，但是所屬領域的技術人員 將意識到能夠在所附權利要求書的范圍內作出某些改變和修改。例如所描述的上拉/下拉 晶體管是金屬氧化物半導體設備，該金屬氧化物半導體設備可以容易地用其它晶體管類 型或三態的設備替代。因此，說明書和附圖應該將被認為是說明性的而不是限制性的。
權利要求
1. 一種耐高壓驅動器，其包括多個輸出驅動設備，其能夠耐受過電壓，保持連接至上升電壓電平的電連接，以及以固有的電源電平產生輸出電壓；初始上拉驅動電路，其偶聯至所述多個輸出驅動設備并且能夠產生至所述多個輸出驅動設備的初始上升驅動電壓；以及保持上拉電路，其偶聯至所述多個輸出驅動設備并且能夠以所述固有電源電平產生所維持輸出電壓。
2. 如權利要求1所述的耐高壓驅動器，其中所述初始上拉驅動電路還能夠對所述初始 上升驅動電壓提供轉換速率控制。
全文摘要
一種耐高壓驅動器(200、300)，其包括多個輸出驅動設備，所述輸出驅動設備能夠耐受過電壓，保持連接至上升電壓電平的電連接，以及以固有電源電平產生輸出電壓。初始上拉驅動電路(204)偶聯至所述多個輸出驅動設備并產生至所述多個輸出驅動設備(235a-c、275a-c)的初始上升驅動電壓。保持上拉電路(260、360)偶聯至所述多個輸出驅動設備并以所述固有電源電平產生所維持輸出電壓。
文檔編號H03B1/00GK101438491SQ200680049681
公開日2009年5月20日 申請日期2006年10月18日 優先權日2005年10月28日
發明者埃米爾·蘭布拉凱 申請人:愛特梅爾公司