專利名稱：多相分頻器的制作方法
技術領域：
本發明涉及電子數字電路，尤其涉及多相分頻器。
技術背景在過去，單頻、單相數字時鐘被用于計算機和各種電子設備。直接或利用鎖相環(PLL)和分頻器來產生或合成這類時鐘是直截了 當的，并且該技術已經發展得很好了。新型處理器和功率轉換器正使得多相時鐘有了一些新穎的用 法，而這通常需要具有均勻分布的相位的兩相、三相、四相、以及五 相時鐘。這些多相時鐘可利用振蕩器直接產生。Geerjan Joordens和 本發明的發明人Wenyi Song在2004年2月19日公開的美國專利申 請公開US 2004/0032300 Al中描述了一種多相環形振蕩器。這種多相環形振蕩器在一個環形結構中將偶數個交叉耦接晶體 管和反相器首尾相連。這些輸出相位被分接在各個反相器的輸出端。 四個這種反相器將產生四相輸出。不能使用奇數個反相器，原因是如 果那樣繞環路的總相移就不是360度了。一種產生具有等間隔相位的奇數個多相時鐘的辦法就是使用分 頻器。這樣外部產生的精確基準時鐘源可被用來合成多相時鐘。在飛 利浦Trimedia處理器中用于產生三相時鐘的分頻器就是一個例子。數字分頻器在計算機和通信電路中被用于利用一個基準振蕩器 合成各種實用時鐘。數字分頻器將時鐘信號"cki"作為輸入并輸出 一個新的時鐘信號"cko" 。 cko的頻率是被整除后的cki的頻率。這 種分頻器能以n分固定分頻比或者m分可編程分頻比的邏輯來實現。同步型的分頻器和計數器利用一個時鐘并行地為所有存儲器元 件提供時鐘。可編程數字分頻器可以用有限狀態機(FSM)實現，例 如利用紙筆或者利用諸如Synopsys Design Compiler的邏輯綜合工 具。另一種方法是直接數字合成(DDS)，它采用一個由輸入cki計時的累加器。在每個輸入時鐘周期，累加器將固定整數"p"加入其內容中。可選擇數字"P"使得在每過"N"個輸入時鐘周期，累加 器就溢出。因此，該溢出輸出被用作分頻器的輸出"cko"。異步分頻器和計數器利用一個時鐘來觸發鏈路中的第一觸發 器，隨后，前一級的輸出Q被用來對下一級計時。例如，波紋計數 器、十進制計數器、以及加減計數器就采用了異步技術。發明內容簡單的說，本發明的多相分頻器實施例包括連接在環路中的多 個動態反相器并且環路中的中間節點通過交叉耦接的鎖存器變得穩 定。本發明的一個優點是提供了多相數字分頻器。 本發明的進一步的優點是提供的多相數字分頻器是利用最少的 晶體管實現的。本發明的再進一步的優點是分頻器可被擴展為能被任何偶數整 數分頻。
在參考以下對具體實施例尤其是結合附圖進行的詳細描述，本 發明以上或者其它迸一步的目的、特征、以及優點將變得明顯。圖1是可在多相分頻器中作為第一模塊的本發明動態反相器實 施例的示意圖；圖2是可在多相分頻器中作為第二模塊的本發明nmos交叉鎖存 器實施例的示意圖；圖3是本發明多相分頻器實施例的示意圖，該分頻器用于代表 性的4分頻的實現；圖4是從圖3中的分頻器原型實施方式中測量到的各個關鍵波 形的波形圖；圖5是本發明動態反相器的實施例的示意圖，其中該動態反相 器具有pmos和nmos部分并可在簡化的多相分頻器中作為第三和第 四模塊；圖6是可在簡化的多相分頻器中作為第五模塊的本發明pmos交 叉鎖存器實施例的示意圖；圖7是本發明簡化的多相分頻器的實施例的示意圖，該分頻器 以代表性的4分頻的方式實現并且對圖3所示的電路進行了改進；圖8是從圖7中的分頻器原型實施方式中測量到的各個關鍵波 形的波形圖；以及圖9是本發明的2分頻多相分頻器實施例的示意圖，該分頻器 具有正交輸出(quadrature output)并且僅僅使用了 12個晶體管。
具體實施方式
圖1表示了本發明動態反相器的實施例，在此由標號100表示。 動態反相器100連接在電源線(vdd)和地(gnd)之間，其包括輸入 端(i)、時鐘正輸入端(cp)、時鐘負輸入端(cn)、和輸出端(o)。 它由4個晶體管構成，四個晶體管為兩個pmos型晶體管102和104， 兩個nmos型晶體管106和108。當時鐘"cp"為低，并且其互補信 號"cn"為高時，反相器的輸出是其輸入的互補信號。當時鐘"cp" 為低而"cn"為高時，反相器的輸出呈高阻抗狀態。圖2表示了第二模塊，即本發明交叉鎖存器的實施例，在此由 總的標號200表示。交叉鎖存器200包括交叉連接的晶體管202和 204。兩個節點"j"和"k"鎖存了互補的信號。圖3表示了本發明的4分頻多相分頻器實施例，在此由總的標 號300表示。它可由圖1和圖2中所示的兩個模塊構成，例如動態反 相器100和交叉鎖存器200。反相器301至308在環路中首尾相連。 輸入時鐘"cp"和"cn"每隔一個反相器就反相一次。四個鎖存器 310、 312、 314、和316分別連接以鎖存反相器互補對301和305、 302和306、 303和307、 304和308的輸出。這產生或者初始化了環 路的合適狀態。多相輸出為SI至S4和與其互補的S5至S8。分頻器300可通過改變環路中反相器的數目從而可被任何偶數 整數"E"分頻來進行調整。環路中反相器總的數目將是2XE，交叉 連接的鎖存器為E個。對于任何分頻比E，所述多相輸出總是均勻地 分布。圖4表示了從4分頻多相分頻器400的原型實施方式中測量到 的波形。可以看出，輸出Sl與S5互補，輸出S2與S6互補，輸出 S3與S7互補，輸出S4與S8互補。這些相位之間有均勻的90度相 移。可以簡化分頻器300并且只使用一半的反相器并且僅僅使用 "cp"時鐘輸入。為了達到這個目的，采用了稍微不同的模塊。圖5表示了本發明動態反相器實施例，在此由總的標號500表 示。動態反相器500具有連接在電源線(vdd)和p輸出端(op)之 間的pmos存儲部分(整個反相器的一半)502，它包括晶體管504 和506。它包括p輸入(ip) 、 p時鐘輸入(cp)。動態反相器500 還具有連接在n輸出(on)和地(gnd)之間的nmos存儲部分(整 個反相器的一半)508，它包括晶體管510和512。它還包括n輸入 (in) 、 n時鐘輸入(cn)。圖6表示了第二個模塊，即本發明交叉鎖存器實施例，在此由 總的標號600表示。交叉鎖存器600包括交叉連接的晶體管602和 604。兩個節點jp和kp鎖存了互補值。圖7表示了本發明簡化的4分頻多相分頻器實施例，在此由標 號700表示。它由圖2、 5、和6中所示的模塊構成，例如nmos交叉 鎖存器200、 pmos存儲部分(整個分頻器的一半)502、 nmos存儲 部分(整個分頻器的一半)508、以及交叉鎖存器600。分頻器700 使用了被分裂成動態pmos存儲單元701至704和動態nmos存儲單 元705至708的四個動態反相器500 (圖5)。動態pmos存儲單元 701至704中每一個的輸出都連接到隨后的動態nmos存儲單元705 至708的輸入，這樣就形成了一個回路。pmos存儲部分的輸出節點 被標為pl到p4，而nmos存儲部分的輸出節點被標為nl到n4。同樣可以實現其它偶數分頻法，對于任何偶數"E"，每個分頻 器需要E個動態反相器、E個nmos交叉鎖存器、以及E個pmos交 叉鎖存器。pmos交叉鎖存器與nmos存儲部分的輸出節點連接，而 nmos交叉鎖存器與pmos存儲部分的輸出節點連接。如果節點pj與 nmos交叉鎖存器的一個節點相連接，那么該交叉鎖存器的另一個節 點應該與節點p (E—j)相連接。pmos交叉鎖存器也如此連接。對 于任意輸入頻率"F"，節點nl到節點nE的輸出信號運行于同一頻 率F/E，而任何相鄰的兩個節點之間具有相等的相位差(F/E) /2。圖8表示了從簡化的4分頻多相分頻器700的原型實施方式中 測量到的波形。可以看出，輸出nl到n4的四個相位之間具有均等的 90度相移。圖9表示了本發明2分頻正交相位輸出分頻器的實施例，在此 由總的標號900表示。它可由僅僅12個晶體管實現。分頻器900包 括pmos存儲單元901和902以及nmos存儲單元903和904構成的 環路。分頻器時鐘輸入被加載在每個晶體管的"cp"輸入端，并且多 相輸出可由"nl" 、 "n2" 、 "pi"、和"p2"獲得。pmos交叉鎖 存器906和nmos交叉鎖存器908產生環路中的適當的位狀態。雖然描述并說明了本發明的一些特殊的實施例，但是這不用于 限制本發明。毫無疑問，對于本領域技術人員而言修改和變化是明顯 的，并且本發明僅僅被所附權利要求的范圍限制。
權利要求
1.一種分頻器，其包括以環形結構首尾相連的多個動態反相器；多個交叉鎖存器，其與所述多個動態反相器中連續的兩個動態反相器之間的中間節點相連接，并且針對在相對的動態反相器的輸出端處的互補位狀態的執行而提供；分頻器時鐘輸入端，其并行地與所述多個動態反相器中的每一個連接；以及分頻器多相輸出端，其從動態反相器的每個輸出端并行提供。
2. 如權利要求1所述的分頻器，進一步包括第一模塊，其中 所述多個動態反相器的每一個均由所述第一模塊構成，并且所述第一 模塊包括以圖騰柱電路方式連接的第一 pmos晶體管和第二 pmos晶 體管以及第一 nmos晶體管和第二 nmos晶體管，該第一模塊在所述 第二 pmos晶體管和所述第一 nmos晶體管的接點處具有輸出端，所 述第一模塊具有與所述第一 pmos晶體管和所述第二 nmos晶體管的 柵極相連接的輸入端，所述第一模塊還具有與所述第二 pmos晶體管 的柵極相連接的正時鐘輸入端(cp)、和與所述第一nmos晶體管的 柵極相連接的負時鐘輸入端(cn)。
3. 如權利要求1所述的分頻器，進一步包括第二模塊，其中 所述多個交叉鎖存器的每個都是由所述第二模塊構成，并且所述第二 模塊包括交叉耦接的第一 nmos晶體管和第二 nmos晶體管，所述第 一 nmos晶體管的柵極與所述第二 nmos晶體管的漏極相連，而所述 第二 nmos晶體管的柵極與所述第一 nmos晶體管的漏極相連。
4. 如權利要求2所述的分頻器，進一步包括分頻器時鐘差分 輸入端"ckip"，其與所述多個動態反相器中的第一個動態反相器的"cp"輸入端以及所述多個動態反相器中的第二個動態反相器的"cn" 端相連，并且在此之后在多個級對之間轉換狀態。
5. 如權利要求2所述的分頻器，進一步包括分頻器時鐘差分 輸入端"ckin"，其與所述多個動態反相器中的第一個動態反相器的"cn"輸入端以及所述多個動態反相器中的第二個動態反相器的"cp"端相連，并且在此之后在多個級對之間轉換狀態。
6. 如權利要求1所述的分頻器，進一步包括第三模塊pmos 存儲單元，其中所述多個動態反相器中的第奇數個動態反相器由所述第三模塊pmos存儲單元構成，并且所述第三模塊pmos存儲單元包 括以圖騰柱電路方式連接并的第一 pmos晶體管和第二 pmos晶體管 以及第一 nmos晶體管和第二 nmos晶體管，該第三模塊pmos存儲單 元具有一個"0p"輸出端，所述第三模塊pmos存儲單元具有與所述 第一pmos晶體管的柵極相連接的一個"ip"輸入端、和與所述第二 pmos晶體管的柵極相連接的正時鐘輸入端(cp);第四模塊nmos 存儲單元，其中所述多個動態反相器中的第偶數個動態反相器由所述第四模塊nmos存儲單元構成，并且所述第四模塊nmos存儲單元包 括以圖騰柱電路方式連接的第一 nmos晶體管和第二 nmos晶體管， 該第四模塊nmos存儲單元具有一個"on"輸出端，所述第四模塊nmos 存儲單元具有與所述第二 nmos晶體管的柵極相連接的一個"in"輸 入端、和與所述第一nmos晶體管的柵極相連接的負時鐘輸入端(cn);第五模塊，其中所述多個交叉鎖存器中的第奇數個鎖存器由所述第五 模塊構成，并且所述第五模塊包括與多對所述第三模塊pmos存儲單 元的輸出端相連的nmos交叉鎖存器；以及第六模塊，其中所述多個 交叉鎖存器中的第偶數個鎖存器由所述第六模塊構成，并且所述第六 模塊包括與多對所述第三模塊nmos存儲單元的輸出端相連的pinos 交叉鎖存器。
7. —種二分頻四相分頻器，其包括以環路連接的第一到第四 反相器，其中所述第一和第三反相器具有串行連接的第一pmos晶體 管和第二pmos晶體管并具有反相器輸出端(pl —p2)，而所述第二 和第四反相器具有串行連接的第一 nmos晶體管和第二 nmos晶體管 并具有反相器輸出端(nl—n2)，并且每個第一pmos晶體管的柵極 都連接到對應的前面的反相器輸出端(nl — n2)，每個第二nmos晶 體管的柵極都連接到對應的前面的反相器輸出端(pl — p2)，所有第 二 pmos晶體管和第一 nmos晶體管的柵極都并行地連接到時鐘輸入 端(cp) ; nmos交叉鎖存器，在每個輸入時鐘(cp)之后連接用來 保持每一個前面的反相器輸出端(pl—p2);以及pmos交叉鎖存器， 在每個輸入時鐘(cp)之后連接用來保持每一個前面的反相器輸出端 (nl—n2);其中，在每個反相器的輸出端(pl， p2， nl， n2)并行 地提供了分頻器多相輸出。
8. —種產生多相信號的方法，包括以環路布置多個反相器；用一個公共輸入時鐘對所有所述反相器計時；以及將多個交叉鎖存器橋接在所述多個反相器中相對的反相器之間從而執行位初始化和采 樣保持；其中每個反相器的輸出端提供與同級反相器相位均勻分布的多相頻率輸出。
全文摘要
多相分頻器包括以環路連接的多個動態反相器并且環路中的中間節點通過交叉耦接的鎖存器變得穩定。時鐘輸入脈沖啟動每個動態反相器的輸出并且在交叉耦接的鎖存器中導致一個相應的狀態變化。多相輸出并行地出現在所有鎖存器。
文檔編號H03K23/44GK101213748SQ200680023846
公開日2008年7月2日 申請日期2006年6月30日 優先權日2005年6月30日
發明者W·宋 申請人:Nxp股份有限公司