多基準時鐘合成器的制作方法

專利名稱：多基準時鐘合成器的制作方法
技術領域：
本發明通常涉及電子設備，更具體地，涉及一種多基準時鐘合成 器，其提供由單個源時鐘生成的一個或多個分獨立時鐘信號。
背景技術：
許多電子設備使用多種頻率下的多個時鐘信號。無線手持電子設 備，諸如蜂窩電話等，針對多個功能中的每一個使用不同的頻率，諸
如基帶內核、數字信號處理器(DSP)、音頻電路、視頻電路、USB 電路、串行通信等。針對每個獨立的時鐘信號，可以包括分開的鎖相 環(PLL)電路。然而，多個PLL的解決方案對于許多應用諸如電池 供電的手持電子設備等是不實用的，這是因為每個PLL時鐘電路使用 大量的空間并且消耗可觀的電量。而且，PLL電路主要是通過模擬電 路實現，其耗用大量的時間從一個頻率變為另一頻率。在許多手持電 子設備中有規律地執行頻率變化，以節約電力并且使電池壽命最大， 并且與PLL相關聯的延遲是不利的。
理想的是，使用相應的比率將單個源時鐘分開，以生成每個時鐘。 例如，無線基帶應用需要針對多種分數分頻比獨立生成的多個時鐘， 該多種分數分頻比包括接近1的分頻比。


通過參考下面的描述以及附圖，本發明的益處、特征和優點將得 到更好的理解，在附圖中
圖1是可用于由單個時鐘信號生成分獨立時鐘的時鐘合成器的框
圖2是說明了用于分數分頻比N.1^5.3125的特定情況的圖1的時鐘合成器的操作的時序圖3是根據本發明的實施例所實現的示例性時鐘合成器的框圖； 圖4是根據本發明的另一實施例所實現的示例性時鐘合成器的框
圖5是占空比減少電路的框圖，其可用于減少提供給圖3的時鐘 合成器的延遲線的DIV CLK的占空比，或者用于減少提供給圖4的時 鐘合成器的延遲線的源時鐘信號的占空比；
圖6是說明了用于使使能信號上的毛刺(glitch)最小的圖3和4 的延遲線的第一配置的延遲線的框圖和示意圖7是可以用作圖3和4的延遲線，用于使由于使能信號改變狀 態引起的DEL CLK信號上的毛刺最小的另一延遲線的框圖和示意圖8是用于基于分數分頻比N.Rb(二進制值)得到RNEW和2M-1 的示例性數字邏輯電路的框圖9是說明了圖8的數字邏輯電路的操作的簡化的流程圖10是說明了用于N.R=3.55399996的特定情況的圖3的時鐘合 成器的操作的時序圖11是說明了用于當N.R4.04472506和當圖5的占空比減少電 路被用于減少到延遲線的輸入時鐘信號的占空比的特定情況下的圖3 和4的時鐘合成器的操作的時序圖12是說明了用于當N.R-10.9999994和當圖5的占空比減少電 路被用于減少提供給延遲線的源時鐘信號的占空比的特定情況下的圖 4的時鐘合成器的操作的時序具體實施例方式
下面呈現的描述使本領域的普通技術人員如再特定的應用及其要 求的上下文中提供的那樣，實現和使用本發明。然而，優選實施例的 多種修改方案對于本領域的技術人員是顯而易見的，并且此處定義的 一般原理可應用于其他的實施例。因此，本發明并不限于此處示出和 描述的具體實施例，而是具有與此處公開的原理和新穎特征一致的最 廣泛的范圍。
如此處使用的術語"個"，被定義為一個或不止一個。如此處使 用的術語"多個"，被定義為兩個或不止兩個。如此處使用的術語"另 一"，被定義為至少第二個或更多。如此處使用的術語"包括"和/或 "具有"，被定義為"包括"(即，開放性語言)。如此處使用的術 語"聯接"，被定義為連接，盡管其不必然為直接連接，也不必然為 機械連接。如此處使用的術語"程序"，被定義為設計用于在計算機 系統上執行的指令序列。"程序"或者"計算機程序"可以包括子程 序、,數、進程、對象方法、對象執行、可執行應用程序、JAVA程序、
小服務程序(servlet)、源代碼、目標代碼、共享庫/動態負載庫和/或 設計用于在計算機系統上執行的其他的指令序列。
圖1是可用于由源時鐘信號SRC CLK生成分獨立時鐘的時鐘合成 器100的框圖。在信號OVERFLOW被聲明(assert)的同時，窗口時 鐘電路101在其輸出端處，與SRCCLK信號的上升沿同步地在窗口時 鐘信號WIN CLK上提供時鐘脈沖。WIN CLK信號在其輸出端被提供 給延遲鎖定環(DLL)電路的延遲線103，其中延遲線103在其輸出處 輸出延遲線時鐘信號DCLK OUT。 DLL電路包括延遲線103和延遲線 環路控制電路(未示出)，諸如例如，本領域的技術人員公知的檢相 器和濾波器電路。延遲線103由多個級聯受控延遲元件104、 105、
106.....107組成，每個延遲元件具有輸入端和輸出端。在延遲線103
中，提供了 X個這樣的延遲元件，每個延遲元件具有延遲D。可以使 用例如一系列緩沖器或者反相器緩沖器來實現該延遲線，其中每個緩 沖器或反相器緩沖器具有用于調節D值的壓控延遲。因此，延遲線103 具有乂*0的總延遲，其中星號"*"表示乘法。通過施加到一個或多個 控制輸入端(未示出)的電壓(或者其他的適當的控制信號)，調整 延遲線103的總延遲。延遲線103的總延遲被調節為，使DCLKOUT 信號延遲預定的延遲，例如SRCCLK信號的一個時鐘周期。為了準確 地產生合成信號，延遲元件104 107的延遲應盡可能相等。DLL電路 的配置的具體細節可以根據公知的方法實現，并且這超出了本公開的
范圍。例如，可以根據Stengel的題名為"Delay Locked Loop With Digital To Phase Converter Compensation"的美國專利No. 6,794,913實現DLL 電路，該專利在此處并入作為參考。Stengel DLL僅是示例性的，并且 本發明不限于DLL的任何具體配置。
延遲元件104 107的輸入端和中間節點形成了一系列抽頭0
X-l，其被分接用于提供各個抽頭信號T。、T2.....Tx.,。第一抽
頭信號TQ與提供給第一延遲元件104的輸入端的輸入時鐘信號WIN CLK相同，延遲元件104具有向延遲元件105的輸入端提供第二或抽 頭'1信號T,的輸出端，如此等等，直至最末延遲元件107，其具有作 為輸入的最末抽頭信號Tx.p并且在其輸出端處提供DCLK OUT信號。 如本領域的技術人員所理解的，DCLK OUT信號處于與延遲線103的 輸入信號(例如，WINCLK或者SRCCLK)鎖定的配置中，并且因此 被認為是相同的信號，并且因此未在分接輸出端處提供。抽頭信號To Tx.!被提供給X:l多路復用器(MUX) 109的各個輸入端，MUX 109 具有接收抽頭選擇信號或值TS的選擇輸入端以及提供延遲時鐘信號 DEL CLK的輸出端，該時鐘信號DEL CLK的波形具有由延遲線103 和選定抽頭確定的隨時間的轉變。DEL CLK信號被提供給D型觸發器 (DFF) lll的時鐘輸入端，DFF 111具有耦合到其D輸入端的其反相 Q輸出端，并且其Q輸出端提供輸出時鐘信號OUTCLK。這樣，DFF 111有效地執行二分頻功能，并且執行OUT CLK信號隨著DEL CLK 的每個上升沿的轉變。DELCLK的上升沿間隔相同，以實現OUTCLK 上的50%的占空比，當OUTCLK被用于控制基于雙邊沿的電路時，這 是理想的。
累加器113具有提供TS值的輸出端、接收SRC CLK信號的時鐘 輸入端以及接收值FRAC[(N.R)/2]的負載輸入端。如下文進一步描述 的，時鐘合成器100操作用于使用值N.R將SRCCLK分頻，其中"N" 是分頻值的整數部分，而"R"是分頻值的小數部分。該值除以2，并 且"FRAC"是分數函數，其提供結果的小數值。例如，如果N.R=5.3125， 則N=5，R=0.3125，(N.R)/2=2.65625，并且因此FRAC[(N.R)/2]=0.65625。 在操作中，在OVERFLOW信號被聲明的同時，累加器113隨著SRC CLK信號的每個上升沿，將FRAC[(N.R)/2]值加到其內部總和。累加器 113的內部總和包括特定數目的比特，用于實現所需的準確度水平。在 一個實施例中，例如，累加器113的內部總和包括24比特。累加器113 執行其內部總和值的5個最高有效位(MSB)的模-32函數，以提供用 于生成TS值的抽頭序列，該TS被提供給MUX109的選擇輸入端。使 用上文的示例，0.65625的FRAC[(N.R)/2]值對應于二進制值 1010_1000—0000_0000_0000_0000。假設初始值0，在第一次迭代中， 加載二進制值1010_1000_0000—0000_0000_0000作為內部總和，在模 -32函數之后其導致了抽頭序列值21。在下一次迭代中(在聲明 OVERFLOW并且SRC CLK上出現上升沿時)，累加器113再一次加 上FRAC[(N.R)/2]值并且執行模-32函數，導致了新的抽頭序列值10。 假設FRAC[(N.R)/2]值是0.65625，抽頭序列以這樣的方式繼續，提供 了抽頭序列0、 21、 10、 31、 20、 9、 30等。假設相同的FRAC[(N.R)/2] 值，累加器113還預測在下一次迭代中是否將出現回巻(總和超過32)， 并且聲明WRAP信號上的脈沖。因此，在累加器113更新之后的SRC CLK的下一個周期中，如果內部總和當加上當前的FRAC[(N.R)/2]值時 將引起累加器113在下一次迭代中溢出，則使WRAP信號脈動為高電 平。
將WRAP信號提供給計數器115的輸入端，其在其時鐘輸入端接 收SRCCLK信號，并且在另一輸入端接收值INT[(N.R)/2]，并且在其 輸出端提供OVERFLOW信號。如上所述，時鐘合成器100操作以使 用值N.R將SRC CLK分頻，將值N.R除以2，并且"INT"是取整數 函數，提供結果的整數值。例如，如果N.R-5.3125，則N-5， R=0.3125， (N.R)/2=2.65625，并且因此INT[(N.R)/2〗=2。 INT[(N.R)/2]值確定了計 數器115在溢出返回到0之前計數的SRC CLK周期的總數。繼續上文 相同的示例，如果INT[(N.R)/2]值是2，則計數器115從0計數到1并 且隨后再次返回到0，以計數兩個周期。當計數器115處于基于給定
INT[(N.R)/2]值的最大值時(諸如對于INT[(N.R)/2]值2，最大值為1)， 其在SRC CLK信號的下一上升沿上聲明OVERFLOW信號并且返回0。 然而，當聲明WRAP信號時，在當前的迭代過程中，計數器使其最大 計數值增加1，并且因此計入了 SRCCLK信號的一個額外周期。因此， 例如，當聲明WRAP信號同時INT[(N.R)/2]值是2并且因此最大計數 是1時，計數器115在聲明OVERFLOW信號并返回到0之前，計數 到2。
圖2是說明i;用于當N.R-5.3125的特定情況的時鐘合成器100的 操作的時序圖。SRCCLK、TS、(計數器115的)COUNT、 OVERFLOW、 WRAP、 WIN CLK、 DEL CLK和OUT CLK信號或值的相對TIME的 圖線均被示出。圖2的時序圖進行了簡化，忽略了某些邏輯延遲。示 出了 SRC CLK信號的IO個連續周期，其中每個周期利用連續的上升 沿中的相應的一個上升沿開始，其被從0到9編號。SRCCLK信號的 周期被示出為分別開始于時間t0 t9，其中第一周期0出現在時間t0 和tl之間，第二周期1出現在時間tl和t2之間，如此等等。TS值被 示出為，在周期0中具有值0，由此在最初時選擇抽頭信號To。 COUNT 值最初時是0，并且在SRC CLK的周期O中，OVERFLOW和WRAP 信號在最初時均為0。 WINCLK信號從時間t0處開始，在周期O的前 半個周期中脈動為高電平，作為窗口時鐘邏輯101的功能。由于最初 時選擇了第一抽頭0，因此DELCLK在時間t0處也脈動為高電平，與 WIN CLK信號上的脈沖一致。在所說明的配置中，當聲明了 OVERFLOW信號時，其在SRC CLK的一個周期中脈動為高電平，而 當聲明了 WIN CLK禾Q DEL CLK信號時，其在SRC CLK信號的半個 周期中脈動為高電平。由于WIN CLK信號在時間tO處變為高電平并 且選擇了抽頭T。，因此選擇WIN CLK信號上的時鐘脈沖，在時間tO 附近引發DELCLK上的相應脈沖，其為DFF111提供時鐘。DFF111 的Q輸出最初為0，并且其反相Q輸出是高電平，由此DFFlll輸出 時鐘為高電平值，并且OUT CLK信號在時間t0附近變為高電平。時 間t0與OUT CLK的"第一"上升沿時間一致。
計數器115響應時間tl處的SRC CLK信號的上升沿而增加，使 COUNT值為l。在時間t2處的SRC CLK信號的下一上升沿處，計數 器115溢出，由此COUNT值返回0。 OVERFLOW信號在時間t2處脈 動為高電平，使累加器113將FRAC[(N.R)/2]值(例如，0.65625)加到 其內部總和，將TS值更新為21。窗口時鐘電路101響應OVERFLOW 信號生成WIN CLK信號上的另一脈沖，其開始于時間t2附近。應當 注意，在所說明的實施例中，TS值在WIN CLK信號脈動之前更新。 在下文描述的可替換的實施例中，WINCLK信號移位，由此TS值在 WINCLK脈動之前建立。因此，WINCLK信號通過延遲線103傳播到 被選抽頭信號丁21，以至于延遲線103使DEL CLK上的脈沖從時間t2 延遲約21/32*TSRC。DEL CLK在延遲之后在時間tfl附近在SRC CLK 的第三周期期間脈動，并且為DFF111提供時鐘，以至于OUTCLK信 號在時間tfl附件被拉為低電平。在時間t3處的SRCCLK信號的下一 上升沿處，COUNT值增加到1,并且累加器113確定FRAC[(N.R)/2] 值的下一次累加將引起溢出，由此其在時間t3處將WRAP信號聲明為 高電平。在時間t4處的SRCCLK信號的下一上升沿處，COUNT值增 加到2而非0，由此仍未發生計數器115的溢出。在時間t5處的SRC CLK 信號的下一上升沿處，COUNT值返回到0并且OVERFLOW信號脈動， 以至于累加器113將TS值更新為10并且聲明WINCLK上的脈沖。這 樣，選擇了抽頭信號T1()，以至于延遲線103使作為時間t5處的WIN CLK脈沖的結果的DEL CLK信號上的下一脈沖從時間t5延遲約 10/32*TSRC或者略小于SRC CLK周期的1/3。當DEL CLK在時間tr2 附近在SRC CLK的第六周期中脈動時，為DFF 11提供時鐘，由此OUT CLK信號在時間t5和t6之間的時間tr2附近變為高電平。在時間t6處 的SRC CLK信號的下一上升沿處，COUNT值增加到1并且WRAP信 號返回到0。在時間t7處的SRC CLK信號的下一上升沿處，COUNT 值變為0并且OVERFLOW信號脈動，由此累加器113將TS值更新為 31，以選擇抽頭信號丁31，并且聲明WIN CLK上的脈沖。延遲線103 使DEL CLK上的下一脈沖從時間t7到時間tf2延遲約31/32*TSRC，
時間t8處的SRC CLK信號的下一上升沿緊接時間tf2。在時間tf2處為 DFF111提供時鐘，以至于OUTCLK信號變為高電平。在時間t8處的 SRC CLK信號的下一上升沿處，COUNT值變為1并且累加器113聲 明WRAP信號，以至于計數器115在時間t10附近在溢出返回到0之 前將計數到2。操作以這樣的方式繼續。
該特定的配置和時序僅是示例性的。在可替換的實施例中，當 COUNT值是1而非0時，聲明WIN CLK信號，以至于TS值在WIN CKL 跨越延遲線之前建立。在該可替換的情況中，WINCLK、 DEL CLK和 OUT CLK信號均向左移位一個SRC CLK周期。基本上以相同的方式 將OUT CLK的周期分數分頻。
所得到的OUT CLK信號的周期TSRC是預期的SRC CLK的周期 TSRC的N.R倍。如果TSRC是1.6納秒(ns)并且N.R是5.3125，則 TOUT的周期是8.5 ns。時間tfl處的OUT CLK的第一下降沿出現在 時間t0之后的4.25 ns處，時間tr2處的下一上升沿出現在時間t0之后 的8.5 ns處，時間tf2處的下一下降沿出現在時間t0之后的12.75 ns處， 如此等等。在理論上，如果所有數學計算是瞬時實現的，則時鐘合成 器IOO僅根據N和R的比特寬度，針對從l.O到預定的N.R的最大值 之間的分頻比的全范圍操作。然而，時鐘合成器100的架構不支持小 于2.0的N.R值，其中每個周期需要新的相移時鐘，或者根據分頻比甚 至每個周期需要兩個新的相移時鐘。而且，現代的電子設備電路使用 時鐘信號的兩個沿操作，以至于OUTCLK的占空比是50。/。。由于OUT CLK的50%的占空比要求，因此該約束也適用于1.0<(N.R)/2<2.0，由 此N.R被限于大于或等于4.0的值。因此，時鐘合成器100被限于如下 應用，其中所生成的時鐘具有源時鐘的1/4或更小的頻率。然而，無線 基帶應用需要用于接近1的分數分頻比的多個獨立生成的時鐘，由此 時鐘合成器100不適用于該應用。
在根據本發明的配置中，將具有相對于SRC CLK的零度相移的連續時鐘信號提供給延遲線的輸入端。分頻比N.R除以2M，得到新的值
NNEW.RNEW,使得NwEw《而僅剩余小數值Rj^v。在每個周期中累加器 將RNEw值加到其內部總和，并且代之以由抽頭選擇邏輯(例如，MUX) 的輸出端處的DEL CLK提供時鐘。將N.R除以2M等效于將N.R轉換 為二進制值N.Rb (其中附于信號名稱的"b"表示二進制值)并且使 N.Rb右移，直至僅剩余小數值O.NRb，由此整數部分是0。在該情況 中，R犯w等于O.NRb，并且用于實現該結果的二進制右移次數等于M。 而且，提供OUT CLK的二分頻輸出邏輯(例如，DFF)被以對SRC CLK2M—1分頻的頻率提供時鐘。在一個實施例中，這是通過對SRC CLK 進行2M"分頻并且將分頻時鐘提供給延遲線的輸入端來實現的。在另 一實施例中，這是通過在使能二分頻輸出邏輯之前計數DEL CLK的 2M"個周期來實現的。
圖3是根據本發明的實施例實現的示例性時鐘合成器300的框圖。 假設與用于時鐘合成器100的元件相似的元件使用相同的參考數字。 時鐘合成器300包括MUX 109和DFF 111，并且它們基本上未作修改 并且以相同的方式操作。延遲線103由具有修改抽頭使能邏輯的延遲 線302替換，如下文進一步描述的。累加器113被相似的累加器303 替換，其以相似的方式操作，但是不執行回巻功能。SRCCLK信號被 提供給時鐘分頻器301的時鐘輸入端，其在另一輸入端接收分頻值 2屮。時鐘分頻器301將SRC CLK信號2M"分頻，以生成信號DIV CLK， 其被提供給延遲線302的輸入端。DIV CLK信號是具有相對于SRC CLK的零度相移的連續時鐘信號。將抽頭值T。 Tx.！提供給MUX 109 的各個輸入端，其在其輸出端處提供DELCLK信號。將DELCLK提 供給DFF 111和累加器303的時鐘輸入端，累加器303在其負載輸入 端接收RwEw值，并且在其輸出端將TS值提供給MUX 109的選擇輸入 端。累加器303由DEL CLK提供時鐘，并且在DEL CLK的每個周期 中將RwEW值加到其內部總和。累加器303隨著DEL CLK的每個周期 更新TS值，并且放棄或忽略溢出值。
圖4是根據本發明的另一實施例實現的示例性時鐘合成器400的 框圖。時鐘合成器400與時鐘合成器300基本上相似，其中假設相似 的元件使用相同的參考數字。時鐘緩沖器400包括延遲線302、MUX 109 和累加器303，它們的操作方式基本上與對時鐘合成器300描述的方式 相同。在該情況中，消除了時鐘分頻器301，并且直接將SRCCLK提 供給延遲線302的輸入端。DFF 111由相似的DFF401替換，其以相似 的方式操作，但是其進一步包括使能(E)輸入。DFF401僅在使能并 且由DEL CLK提供時鐘時觸發OUT CLK。時鐘合成器400包括計數 器403，其，其時鐘輸入端接收DELCLK信號，并且在另一輸入端接 收分頻值2M"。計數器403具有提供ENABLE信號到DFF 401的使能 輸入端的輸出端。計數器403計數DELCLK的2M"個周期，并且因此 隨著DELCLK的每個上升沿增加，直至其達到2M"-1，并且隨后回巻 到0。當計數器404達到其最大值2M"-1時，其聲明ENABLE信號以 允許DFF 401由DEL CLK提供時鐘。
圖5是占空比減少電路500的框圖，其可用于減少提供給時鐘合 成器300的延遲線302的DIV CLK的占空比，或者用于減少提供給時 鐘合成器400的延遲線302的SRC CLK的占空比。時鐘合成器300和 400可用于使用任何大于或等于1的分數值將輸入時鐘例如SRC CLK 分頻。然而，當分頻比接近1時，到延遲線103的輸入時鐘的50%的 占空比潛在地引起DELCLK上的毛刺。占空比減少電路500將輸入時 鐘的占空比減少到可接受的水平，以消除該毛刺并且確保無錯誤的操 作。示出了時鐘信號CLKIN[50%]，以表示用于時鐘合成器300的DIV CLK或者用于時鐘合成器400的SRC CLK，該DIV CLK和SRC CLK 均具有50%的占空比。將CLKIN[50。/。]提供給延遲電路501的輸入端、 二輸入AND門503的一個輸入端、以及開關電路505的一個可選輸入 端。將延遲電路501的輸出提供給AND門503的第二輸入端，其被示 出為反相輸入端。可替換地，延遲電路501可以提供反相輸出或者分 開的反相器可以被包括。延遲電路501使CLKIN[50。/。]信號延遲預定的 或者可編程的延遲，并且隨后將其輸出提供給AND門503。 AND門
503具有向開關電路505的第二可選輸入端提供CLKIN[〈50。/。]信號的 輸出端，其中CLKIN[〈50。/。]信號具有小于50%的占空比，如通過延遲 電路501的延遲量確定的。開關電路505接收時鐘選擇信號CLKSEL， 用于選擇CLKIN[50。/。]或CLKIN[<50%]，作為提供給延遲線302的輸 入端的輸出時鐘信號CLKIN。諸如對于顯著大于1的N.R比，選擇 CLKIN[50%]，以僅僅將未修改的50%占空比的輸入信號傳遞到延遲線 302，反之如果N.R比接近1，則選擇CLKIN^50。/。]信號。注意，由于 CLKIN[〈50。/。]信號可用于所有N.R值，因此可以去除開關電路505。
延遲電路501可以通過本領域的技術人員公知的任何適合方式實 現，諸如與延遲線相似的一系列緩沖器或者反相器。事實上，延遲電 路501可以進一步包括可編程抽頭，以基于CLKIN[50y。]的選定頻率對 其延遲編程，從而確保所需的占空比減少的水平。在操作中， CLKIN[50%]信號的上升沿引起了 AND門503的輸出端處的 CLKIN[〈50。/。]的上升沿。在通過延遲電路501的延遲之后，該延遲典 型地小于CLKIN[50。/。]信號的周期的一半，將CLKIN^50。/。]聲明為低 電平，并且保持低電平，直至CLKIN[50c/。]下一次變為高電平。示例性 延遲約為CLKIN[50。/。]信號的周期的25%,以實現CLKIN信號的 25%/75%的占空比。
時鐘合成器IOO使用窗口時鐘，而時鐘合成器300和400使用輸 入到延遲線的自由運行時鐘。延遲線103適用于窗口時鐘配置。然而， 當自由運行時鐘輸入到延遲線并且每隔DEL CLK信號的一個周期更新 累加器303時，可以在前一脈沖仍為高電平時，提早使能延遲線103 的抽頭。修改延遲線103的抽頭使能機制，以確保關于相移時鐘的無 毛刺的使能。
圖6是說明了用于使使能信號上的毛刺最小的延遲線302的第一 配置的延遲線600的框圖和示意圖。延遲線600包括抽頭使能邏輯， 其使抽頭使能信號延遲與傳播通過延遲線的時鐘信號的延遲相同的延 遲。緩沖器104 107以相同的方式耦合在CLKIN信號和DCLK OUT 信號之間。將TS值施加到解碼邏輯601的輸入端，其提供抽頭使能信 號TE
TE[X-1]，分別用于使能抽頭信號0 X-1。抽頭0被提供給 緩沖器602的輸入端，緩沖器602具有提供給二輸入AND門604的一 個輸入端的輸出。AND門604的另一輸入端接收TE[O]，并且其輸出 被提供作為抽頭信號T。，并且未被延遲。緩沖器603具有耦合到抽頭1 的輸入端以及耦合到二輸入AND門605的一個輸入端的輸出端，AND 門605具有提供T,抽頭信號的輸出端。另一緩沖器607具有接收TE[l] 的輸入端以及向AND門605的另一輸入端提供延遲抽頭使能信號 DTE[1]的輸出端。緩沖器607的延遲被配置為基本上與緩沖器104相 同，由此DTE[1]被延遲與傳播到抽頭1的時鐘信號的延遲量大致相同 的量，因此如果選擇了抽頭信號TP則其不被過早使能。以基本上相 同的方式配置和耦合緩沖器609和AND門611，用于使能抽頭X-l。 在該情況中， 一系列X-l緩沖器613 615被串聯耦合在抽頭使能信號 TE[X-1]和延遲抽頭使能信號DTE[X-1〗之間，延遲抽頭使能信號 DTE[X-1]被提供給AND門611的另一輸入端。這樣，緩沖器序列613 615的總延遲被配置為基本上與抽頭0和抽頭X-1之間的緩沖器序列的 總延遲相同，由此DTE[X-1]被延遲與傳播到抽頭X-1的時鐘信號的延 遲量大致相同的量。因此，如果選擇了抽頭信號Tx.p則其不被過早使 能。每個抽頭2 X-2具有相似的使能邏輯，由此每個使能信號TE[2] TE[X-2]延遲分別與傳播到相應的抽頭2 X-2的時鐘信號的延遲量大 致相同的量。
延遲線600的使能邏輯用于為每個使能信號提供與相移時鐘輸出 相同的理論延遲。然而，該方法消耗了可觀的額外面積，這是因為， 每個使能信號必須具有除了用于生成相移時鐘的延遲線以外的延遲線 或部分延遲線。而且，由于行進通過物理上不同的緩沖器路徑，因此 抽頭使能信號的實際延遲將不與相移時鐘匹配。緩沖器延遲在延遲鎖 定環中被動態地修改，并且相同的環控制機制被應用于抽頭使能延遲 緩沖器，以使誤差最小。盡管可以針對給定的電壓和溫度使兩個緩沖
器匹配得相當緊密，但是電壓和溫度隨時間的變化會發生改變。該誤 差在多個緩沖器上累積，由此朝向延遲線末端的時鐘和抽頭使能信號 之間的延遲匹配是困難的。
圖7是可以用作延遲線302以使由于使能信號改變狀態所引起的
DEL CLK信號上的毛刺最小的另一延遲線700的框圖和示意圖。延遲 線700包括使能邏輯，其有效地保證，在時鐘信號被激活以沿延遲線 302向下行進的周期中，使能信號是穩定的。每個抽頭0 X-1以與延 遲線600相同的方式包括緩沖器和AND門。在該情況中，提供了一系
列X個D型鎖存器701、 702..... 703，每個鎖存器具有反相使能輸
入端("Gbar"或者上面具有橫線的G表示低電平輸入有效)，其被 耦合到各個抽頭0 X-1。鎖存器701 703還包括D輸入端，其從對 TS值解碼的解碼邏輯601接收各個抽頭使能信號TE
TE[X-1]。鎖 存器701 703進一步包括Q輸出端，其被耦合到用于每個抽頭0 X-1 的各個AND門的另一輸入端。每個鎖存器保存其值，防止相應的延遲 線抽頭是高電平時過早地使能，并且隨后在抽頭變為低電平時，允許 相應的使能信號來使能抽頭。此外，該鎖存器配置允許延遲線700生 成一個源時鐘的X數目個沿，其僅受到實現方案的速度的限制。
圖8是用于基于分數分頻比N.Rb (作為二進制值)得到RNEW和 2M"的示例性數字邏輯電路800的框圖。圖9是說明了數字邏輯電路 800的操作的簡化的流程圖。在第一個框901，由于假設N.Rb大于或 等于1并且將至少右移一次，因此將移位值初始化為1。而且，為了移 位操作，將虛擬值NN.RRb設定為等于N.Rb。例如，將N.Rb的復本 加載到移位寄存器等中。在下一框903中，使NN.RRb右移一次，以 提供用于NN.RRb的新的值。在下一框905，查詢二進制值NNb是否 是0。如果不是，則額外的右移操作是必要的，并且操作進行至框907， 其中使M增加1。然后操作返回到框903，以使NN.RRb再次右移。操 作在框903、 905和907之間循環，直至NNb變為O，如框905中確定 的。當NNb^時，操作進行至框909，其中計算2M"并且將RNEw設定
為等于RRb。將值R^w和2M-'輸出到時鐘合成器，用于對源時鐘進行 N.R分頻。應當認識到，使N.Rb右移直至N-O等效于使十進制值N.R 除以2M。
圖10是說明了用于N.R-3.55399996的特定情況的時鐘合成器300 的操作的時序圖。在該情況中，二進制表述是 N.Rb=0000_0011.1000—1101_0010—llll_0001b，使其右移兩次，由此 NNEW=0 ， 以對于移位值M=2,實現新的小數值 RNEW=1100_0011_0111_0100—1011—llOOb。 二進制RNEw值對應于數字 值0.8884999752044677734375 ，其被轉化為用于模32函數的 28.43199920654296875。通過時鐘分頻器301使SRC CLK進行2M"=2 分頻，并且隨著DEL CLK信號的每個時鐘脈沖，將R貼w值加到累加 器303的內部總和。在一個實施例中，二進制值的5個MSB被用于確 定抽頭序列，并且忽略低位，以實現抽頭序列28、 24、 21、 17、 14、 10、 7、 3、 31、 28等。可替換地，累加器303使用第6MSB向上舍入 以減少誤差，由此抽頭序列變為用于稍微更準確結果的28、 25、 21、 18、 14、 11、 7、 3、 32、 28等。圖8中說明的序列在多次迭代后開始， 由此盡管數字之間的序列是相同的，但是TS值是不同的。
利用時鐘分頻器301對SRC CLK進行2M"分頻，以生成DIV CLK。 通過占空比減少電路500對DIV CLK進行進一步的處理，以提供DIV CLK [25%/75%]信號，其被提供給延遲線302的輸入端。通過延遲線 302的總延遲是DIV CLK信號的一個完整的時鐘周期，其具有周期 TDIV。在SRC CLK的12個周期中和DIV CLK [25°/。/75°/。]的5個周期 中，繪出了 SRC CLK、DIV CLK [25%/75%]、TS、DEL CLK和OUT CLK 信號或值相對時間的圖線。SRC CLK信號在時間tSRC。、 tSRC,、...、 tSRC12 等處變為高電平，并且DIV CLK [25%/75%]信號每隔兩個SRC CLK周 期，在時間tsRco、 tSRC2、 tSRC4、…、t犯d2o等處變為高電平。OUT CLK 在時間tSRCQ處最初為低電平，并且DIV CLK [25%/75%]脈動為高電平， 同時TS值是20，由此選擇T20抽頭信號。因此，在從時間tsRCQ延遲
(20/32)叮DIV之后，加上任何額外的電路延遲，DELCLK信號在時間
tDELO處變為高電平。當DEL CLK信號在時間tDEL。處變為高電平時，
OUTCLK變為高電平，并且累加器303將TS值更新到17。 DIV CLK [25°/。/75%]下一次在時間tsRC2處變為高電平，同時TS值是17，由此 DEL CLK信號下 一 次在從時間tSRC2延遲(17/32)*TDIV之后的時間tDEL1 處變為高電平。當DEL CLK信號在時間tDEu處變為高電平時，OUT CLK變為低電平并且累加器303將TS值更新為13。DIV CLK [25。/。/75%] 下一次在時間tsRC4處變為高電平，同時TS值是13，由此DELCLK信 號下一次在從時間t犯c4延遲(13/32"TDIV之后的時間tDEu處變為高電 平。當DELCLK信號在時間tDEL2處變為高電平時，OUTCLK再一次 變為高電平，并且累加器303將TS值更新為10。操作以該方式進行， 以生成占空比為50°/。并且周期為SRC CLK的周期的3.5539996倍的 CLK OUT信號。
圖11是說明了用于N.R=1.04472506和占空比減少電路500被用 于將DIV CLK轉化為DIV CLK [25%/75%]信號的特定情況的時鐘合成 器300的操作的時序圖。在該情況中，二進制表述為 N.Rb=0000—0001.0000_1011—0111_0011—0001—1010b,其被右移1次， 由此NNEW=0 ，以實現針對移位值M = 1的新小數值 RNEW=1000—0101—1011_1001—1000—llOlb。 二進制RNEw值對應于數字 值0.5223625302，其被轉化為用于模32函數的約16.7156。由于在該 情況中2^=1，因此時鐘分頻器301未使SRC CLK分頻，由此DIV CLK [25%/75%]具有與SRCCLK相同的周期TSRC。隨著DELCLK信號的 每個時鐘脈沖，將Rnew信加到累加器303的內部總和，并且使用第6 MSB確定是否向上舍入到下一抽頭選擇值。
在DIV CLK [25%/75%]的5個周期中，繪出了 DIV CLK [25%/75%]、 TS、 DELCLK和OUTCLK信號或值相對于時間的圖線。 DIV CLK [25%/75%]信號在時間tDIV0、 tDIV1、 tDIV2、 tDIV3、 tDIV^tItDIV5 處變為高電平。OUT CLK在時間tD，處最初為高電平。TS值從前一
周期開始為2，由于選擇了抽頭2，由此，開始于時間t譜o的DIVCLK [25%/75%]信號上的脈沖在通過延遲線103的2個延遲之后，引起了 DEL CLK信號上的開始于時間tDELo的相應脈沖。DEL CLK的上升沿 使累加器303在時間tDEU)處將TS值更新為19，并且為DFF 111提供 時鐘，由此OUTCLK變為低電平。DIVCLK[25。/。/75o/。]上的時間tDIV0 處的脈沖繼續傳播到第19抽頭，并且引起了開始于時間tDEL。的DEL CLK上的另一脈沖，其再次為DFF 111提供時鐘，由此OUTCLK再 次變為高電平。而且，累加器303更新以提供新的TS值3。應當認識 到，由于抽頭被更新為延遲線103上的后面的抽頭，因此DIV CLK [25%/75%]上的時間tDwo處的相同脈沖在相同的DIV CLK周期中引起 了 DELCLK上的兩個脈沖，并且DELCLK上的每個脈沖引起了 OUT CLK的轉變。
DIV CLK [25%/75%]下一次在時間to!v,處變為高電平，同時TS 值是3，由于選擇了抽頭3，因此其引起了通過延遲線103的3個延遲 之后的DELCLK信號上的開始于時間tDEL2的相應脈沖。OUTCLK變 為低電平并且累加器303將TS值更新為20，這導致了時間t^v2之前 的時間tML3處的DEL CLK上的另一脈沖，其是由相同的DIV CLK [25%/75%]信號脈沖引起的。時間tDEU處的DEL CLK上的脈沖使OUT CLK再次變為高電平，并且累加器303將TS值更新為5，如所示出的。 在開始于時間t^v2的DIV CLK [25%/75%]的下一周期中，操作以相同 的方式進行，其中DIV CKL脈沖導致了時間tDE"和tD払5處的兩個多 出的DEL CLK脈沖以及OUT CLK信號的相應轉變。
對于后繼的周期，操作以相同的方式進行，提供了周期TOUT約 為SRC CLK的周期TSRC(與DIV CLK相同)的1.04472506倍的OUT CLK。在該情況中，OUT CLK相對于DIV CLK略微延遲，并且DIV CLK 具有與SRCCLK相同的周期，但是具有減少的占空比，用于確保延遲 線103的無毛刺操作。而且，延遲線103被根據延遲線600或延遲線 700進行配置，以防止DELCLK上的毛刺。
圖11的時序圖還說明了針對相同的分頻值N.R=1.04472506的時 鐘合成器400的操作。以相似的方式通過占空比減少電路500提供SRC CLK，以提供DIV CLK [25%/75%]。由于對于M-2， 2M"=1，因此計 數器403未對周期計數，而是將ENABLE信號保持為高電平，由此DFF 401總是使能的，就像DFF 111 —樣。這樣，圖4中示出的TS值、DEL CLK信號和OUT CLK信號與時鐘合成器300和400的相同。
圖12是說明了用于當N.R-10.9999994和當占空比減少電路500 被用于將SRC CLK轉化為SRC CLK [25%〃5%]信號的特定情況的時 鐘合成器400的操作的時序圖。在該情況中，N的二進制表述是1010b, 由此使N.Rb右移4次，直至Nnew-0。而且，M-4并且2M—^8，由此 計數器403在DEL CLK的連續周期中從0到7計數。當COUNT值 (COUNT值)等于7時，提供給DFF 401的ENABLE信號變為高電 平，并且在其他時候是低電平。在DELCLK信號的連續周期上，以相 似的方式計算R^w的二進制值(未示出)，并且應用模32函數，以 實現所示出的TS值。隨著DEL CLK信號的每個時鐘脈沖，將RNEW 值加到累加器303的內部總和，并且使用第6 MSB來確定是否向上舍 入到下一抽頭選擇值。
在圖12中，在SRC CLK的14個周期中，繪出了 SRC CLK [25%/75%]、 TS、 COUNT、 ENABLE、 DEL CLK和OUT CLK信號或 值相對于時間的圖線。SRC CLK [25°/。/75%]信號在每個時間tSRC0
tsRC14處變為高電平，并且DELCLK在每個時間tDEU) tDEL2Q處變為高
電平。ENABLE信號從前一周期開始最初為高電平，由此當DELCLK 下一次在時間tsRco之后的時間toELQ處變為高電平時，OUT CLK變為 高電平，COUNT值更新為0， TS值被更新為31，并且ENABLE信號 返回到低電平。SRC CLK [25%/75%]上的每個脈沖通過如前文所述的 相似的方式導致了 DEL CLK上的一個或兩個脈沖。對于每個時間 tDELo tDEL6，隨著DELCLK的每個上升沿，COUNT值增加并且TS值
被更新，同時使能信號保持低電平，由此OUT CLK保持高電平。當 DEL CLK信號下一次在時間tDEL7處變為高電平時，計數器403使 COUNT值增加到7，并且將ENABLE信號聲明為高電平。ENABLE 信號相對于DELCLK信號略微延遲，由此DFF401未寄存時鐘沿。當 DEL CLK信號下一次在時間toEL8處變為高電平，同時ENABLE信號 仍為高電平時，DFF401寄存時鐘沿，并且將CLKOUT信號拉為低電 平。同時，計數器403溢出，并且將COUNT值變回到0，并且ENABLE
信號返回到低電平。操作以這樣的方式進行，直至時間tDEU6處的DEL
CLK信號的上升沿使DFF 401將CLK OUT信號再次拉為高電平，以 完成從時間t加u)開始的CLK OUT的一個周期。對于后繼的周期，操 作以相同的方式進行。這樣，OUT CLK信號的周期TOUT約為SRC CLK信號的周期TSRC的10.9999994倍。
在本發明的第一方面， 一種時鐘合成器使用至少為1的分數分頻 比N.R將源時鐘分頻，其包括邏輯電路、延遲線、選擇電路、累加器 和第一時鐘分頻器電路。邏輯電路使分數分頻比N.R除以2M，以提供 新的數字值NNEW.RNEW，其中NNEW值為0，而RNEW值至少為 0.5。延遲線具有接收第一時鐘的輸入端以及多個延遲抽頭，其中第一 時鐘具有基于源時鐘頻率的頻率。選擇電路具有耦合到延遲線的延遲 抽頭的可選輸入端、接收抽頭選擇值的選擇輸入端、以及提供延遲時 鐘的輸出端。累加器針對延遲時鐘的每個周期將RNEW值加到總和值，
并且對總和值執行模函數，以生成抽頭選擇值。第一時鐘分頻器電路 基于延遲時鐘的選定轉變使輸出時鐘轉變，其中選定轉變基于源時鐘 的2M"分頻。
在一個實施例中，第一時鐘具有與源時鐘相同的頻率。在該情況 中，第一時鐘分頻器電路包括計數器和二分頻電路。計數器具有接收 延遲時鐘的時鐘輸入端以及每隔延遲時鐘的2M"個周期提供使能信號 的輸出端。二分頻電路具有接收延遲時鐘的時鐘輸入端、耦合到反相 輸出端的數據輸入端、接收使能信號的使能輸入端、以及提供輸出時
鐘的非反相輸出端。在一個特定實施例中，將源時鐘自身提供給延遲 線的輸入端。在另一實施例中，包括占空比減少電路，其接收源時鐘， 并且生成具有減少的占空比的第一時鐘。
在另一實施例中，提供了第二時鐘分頻器電路，其具有用于接收 源時鐘的時鐘輸入端以及提供第一時鐘的輸出端，該第一時鐘具有等 于源時鐘頻率除以2M—1的頻率。在該情況中，第一時鐘分頻器電路是 觸發器，其具有接收延遲時鐘的時鐘輸入端、耦合到反相輸出端的數 據輸入端、以及提供輸出時鐘的非反相輸出端。第二時鐘分頻器可以 包括占空比減少電路，其減少提供給延遲線的輸入端的第一時鐘的占 空比。
在多種配置中，累加器使用與延遲線的延遲抽頭的數目相當的
RNEW值的一定數目的最高有效位用于模函數。在更加準確的實施例 中，累加器使用RNEW值的額外的最高有效位用于模函數，用于舍入 抽頭選擇值。延遲線可以包括解碼邏輯和鎖存器。延遲邏輯接收抽頭 選擇值并且將其轉化為相應的抽頭使能信號。每個鎖存器具有接收相 應的抽頭使能信號的數據輸入端、耦合到相應的延遲抽頭的使能輸入 端、以及抽頭使能輸出端。
在本發明的另一方面，時鐘合成器包括邏輯電路，其使二進制分 數分頻值N.R右移M次，以提供新的數字值NNEW.RNEW，其中NNEW 值為0，并且其中RNEW的最高有效位為1。也包括延遲線、選擇電路、 累加器和時鐘電路。
根據本發明的實施例的一種使用分數分頻比N.R將源時鐘分頻的 方法，包括，將分數分頻比N.R除以2M，以提供新的數字值 NNEW.RNEW，其中NNEW值為0，而RNEW值至少為0.5，通過具
有延遲抽頭的延遲線基于源時鐘提供自由運行的第一時鐘，基于抽頭 選擇信號來選擇延遲抽頭，并且基于選定延遲抽頭來提供延遲時鐘，
針對延遲時鐘的每個周期將RNEW累加到總和值，執行總和值的模函 數以生成抽頭選擇信號，并且基于延遲時鐘的選定轉變使輸出時鐘轉
變，其中選定轉變是基于源時鐘的2M"分頻的。
在一個實施例中，該方法包括，生成頻率與源時鐘相同的第一時
鐘，每隔延遲時鐘的2M"個周期提供使能信號，并且在提供使能信號
時，在延遲時鐘的轉變過程中觸發輸出時鐘。在可替換的實施例中，
該方法包括，將源時鐘的頻率除以2M—1，以生成第一時鐘，并且在延遲
時鐘的每個周期期間觸發輸出時鐘。該方法可以包括，減少提供給延 遲線的第一時鐘的占空比。該方法可以包括，使延遲線的每個抽頭使 能延遲與通過延遲線傳播到相應的延遲抽頭的第一時鐘的延遲大致相 同的量。該方法可以包括，在延遲線的每個延遲抽頭處于預定的邏輯 電平時，使能該延遲線的每個延遲抽頭。
盡管示出和描述了本發明的具體實施例，但是本領域的技術人員 應當認識到，基于此處的教授內容，在不偏離本發明及其更廣泛的方 面的前提下，可以進行進一步的變化和修改，并且因此，所附權利要 求將在其范圍中涵蓋處于本發明范圍內的真實精神和范圍內的所有該 變化和修改。本領域的普通技術人員應認識到，基于此處的教授內容， 在不偏離本發明的精神和范圍的前提下，可以對此處示出和描述的實
施例進行多種修改。例如，延遲線(例如，103、 302、 600、 700)被 示出為通過一系列非反相緩沖器實現，但是也可以使用包括反相器等 的其他類型的延遲器件來實現。多路復用器109可由本領域的技術人 員公知的任何其他的適當的選擇邏輯或電路替換。用于DEL CLK的二 分頻功能是使用D型觸發器(例如，111、 401)實現的，但是應當理 解，可以使用其他類型的二分頻電路，包括不同類型的觸發器，諸如T 型或SR型觸發器等。計數器115和403被描述為向上計數并且返回到 0，但是其可由向下計數器等替換。正邏輯實現方案可由等效的負邏輯 配置替換。
權利要求
1.一種時鐘合成器，其使用至少為1的分數分頻比N.R將源時鐘分頻，該時鐘合成器包括邏輯電路，其將分數分頻比N.R除以2M，以提供新的數字值NNEW.RNEW，其中，所述NNEW值為0，而所述RNEW值至少為0.5；延遲線，其具有接收第一時鐘的輸入端并且具有多個延遲抽頭，其中，所述第一時鐘具有基于源時鐘頻率的頻率；選擇電路，其具有耦合到所述多個延遲抽頭的多個可選輸入端、接收抽頭選擇值的選擇輸入端、以及提供延遲時鐘的輸出端；累加器，其針對所述延遲時鐘的每個周期將所述RNEW值加到總和值，并且對所述總和值執行模函數，以生成所述抽頭選擇值；和第一時鐘分頻器電路，其基于所述延遲時鐘的選定轉變使輸出時鐘轉變，其中所述選定轉變基于源時鐘的2M-1分頻。
2. 如權利要求l所述的時鐘合成器，其中，所述第一時鐘具有與 所述源時鐘相同的頻率，并且其中，所述第一時鐘分頻器電路包括計數器，其具有接收所述延遲時鐘的時鐘輸入端以及每隔所述延遲時鐘的2M"個周期提供使能信號的輸出端；和二分頻電路，其具有接收所述延遲時鐘的時鐘輸入端、耦合到反 相輸出端的數據輸入端、接收所述使能信號的使能輸入端、以及提供 所述輸出時鐘的非反相輸出端。
3. 如權利要求2所述的時鐘合成器，其中所述源時鐘被作為所述 第一時鐘而提供給所述延遲線的所述輸入端。
4. 如權利要求2所述的時鐘合成器，進一步包括占空比減少電路， 其具有用于接收源時鐘的輸入端，以及提供具有與所述源時鐘相同的頻率的所述第一時鐘的輸出端。
5. 如權利要求2所述的時鐘合成器，其中所述二分頻電路包括觸 發器0
6. 如權利要求1所述的時鐘合成器，進一步包括 第二時鐘分頻器電路，其具有用于接收所述源時鐘的時鐘輸入端以及提供所述第一時鐘的輸出端，所述第一時鐘具有等于所述源時鐘 頻率除以2M"的頻率；并且其中，所述第一時鐘分頻器電路包括觸發器，該觸發器具有接收 所述延遲時鐘的時鐘輸入端、耦合到反相輸出端的數據輸入端、以及 提供所述輸出時鐘的非反相輸出端。
7. 如權利要求6所述的時鐘合成器，其中，所述第二時鐘分頻器 電路進一步包括占空比減少電路，其減少提供給所述延遲線的所述輸 入端的所述第一時鐘的占空比。
8. 如權利要求l所述的時鐘合成器，其中，所述累加器使用與所 述延遲線的所述多個延遲抽頭的數目相當的所述RNEW值的多個最高 有效位用于所述模函數。
9. 如權利要求8所述的時鐘合成器，其中，所述累加器使用所述 RNEW值的額外的最髙有效位用于所述模函數，用于對所述抽頭選擇 值舍入。
10. 如權利要求l所述的時鐘合成器，其中所述延遲線包括 解碼邏輯，其接收所述抽頭選擇值并且將其轉化為多個抽頭使能信號；和多個鎖存器，每個鎖存器具有接收所述多個抽頭使能信號中的相 應一個信號的數據輸入端、耦合到所述多個延遲抽頭中的相應一個抽 頭的使能輸入端、以及抽頭使能輸出端。
11. 一種時鐘合成器，其使用至少為1的二進制分數分頻比N.R 將源時鐘分頻，該時鐘合成器包括邏輯電路，其使N.R右移M次，以提供新的數字值NNEW.RNEW， 其中，所述NNEW值為O，并且其中，所述RNEW值的最高有效位為1;延遲線，其具有接收第一時鐘的輸入端并且具有多個延遲抽頭， 其中，所述第一時鐘具有基于所述源時鐘頻率的頻率；選擇電路，其具有耦合到所述多個延遲抽頭的多個可選輸入端、 接收抽頭選擇值的選擇輸入端、以及提供第二時鐘的輸出端；累加器，其針對所述第二時鐘的每個周期將所述RNEW值加到總和值，并且對所述總和值執行模函數，以生成所述抽頭選擇值；和時鐘計數器電路，其基于所述第二時鐘的選定轉變使輸出時鐘轉 變，其中，所述選定轉變基于所述源時鐘的2M—'分頻。
12. 如權利要求ll所述的時鐘合成器，其中，所述時鐘計數器電 路包括計數器，其具有接收所述第二時鐘的時鐘輸入端以及每隔所述第 二時鐘的2M"個周期來提供使能信號的輸出端；和二分頻電路，其具有接收所述第二時鐘的時鐘輸入端、耦合到反 相輸出端的數據輸入端、接收所述使能信號的使能輸入端、以及提供 所述輸出時鐘的非反相輸出端。
13. 如權利要求ll所述的時鐘合成器，進一步包括 時鐘分頻器電路，其具有用于接收所述源時鐘的時鐘輸入端以及提供所述第一時鐘的輸出端，所述第一時鐘具有等于所述源時鐘頻率 除以2M"的頻率；并且其中所述時鐘計數器電路包括二分頻電路，其具有接收所述第二 時鐘的時鐘輸入端、耦合到反相輸出端的數據輸入端、以及提供所述 輸出時鐘的非反相輸出端。
14. 如權利要求11所述的時鐘合成器，其中所述延遲線包括 解碼邏輯，其接收所述抽頭選擇信號并且將其轉化為多個抽頭使能信號；和多個鎖存器，每個鎖存器具有接收所述多個抽頭使能信號中的相 應一個信號的數據輸入端、耦合到所述多個延遲抽頭中的相應一個抽 頭的使能輸入端、以及抽頭使能輸出端。
15. —種使用至少為1的分數分頻比N.R將源時鐘分頻的方法， 包括 '將分數分頻比N.R除以2M，以提供新的數字值NNEW.RNEW，其中，NNEW值為O,而RNEW值至少為0.5;通過具有多個延遲抽頭的延遲線來提供自由運行的第一時鐘，其中所述第一時鐘基于所述源時鐘；基于抽頭選擇信號選擇多個延遲抽頭中的一個，并且基于選定延遲抽頭來提供延遲時鐘；針對所述延遲時鐘的每個周期將RNEW值累加到總和值； 對總和值執行模函數以生成抽頭選擇信號；并且 基于延遲時鐘的選定轉變使輸出時鐘轉變，其中所述選定轉變基于源時鐘的2M"分頻。
16. 如權利要求15所述的方法，其中所述的通過延遲線提供自由運行的第一時鐘包括生成具有與源 時鐘相同的頻率的第一時鐘；并且其中所述的使輸出時鐘轉變包括每隔所述延遲時鐘的2M"個周期提供使能信號；以及在提供使能信號時，在延遲時鐘的轉變過程中觸發輸出時鐘。
17. 如權利要求15所述的方法，其中所述的通過延遲線提供自由運行的第一時鐘包括將源時鐘頻率除以2M";并且其中所述的使輸出時鐘轉變包括在所述延遲時鐘的每個周期期 間觸發輸出時鐘。
18. 如權利要求15所述的方法，進一步包括減少提供給所述延 遲線的第一時鐘的占空比。
19. 如權利要求15所述的方法，進一步包括使所述延遲線的每 個抽頭使能的延遲與通過所述延遲線傳播到相應的延遲抽頭的第一時 鐘的延遲大致相同。
20. 如權利要求15所述的方法，進一步包括在所述延遲線的每 個延遲抽頭處于預定的邏輯電平時，使能所述延遲線的每個延遲抽頭。
全文摘要
一種時鐘合成器(100)用于將源時鐘N.R分頻，其包括邏輯電路、延遲線(103)、選擇電路、累加器(113)和時鐘分頻器電路。邏輯電路使N.R除以2^M，以獲得NNEW.RNEW，其中NNEW值為0，而RNEW值至少為0.5。延遲線接收第一時鐘，并且具有多個延遲抽頭(0、1、2)，其中第一時鐘基于源時鐘。選擇電路基于抽頭選擇值選擇延遲抽頭，并且提供延遲時鐘。累加器針對延遲時鐘的每個周期加入RNEW值，并且對總和值執行模函數，以生成抽頭選擇值。時鐘分頻器電路基于延遲時鐘的選定轉變使輸出時鐘轉變，其是通過使第一時鐘或延遲時鐘進行2^M-1分頻而實現的。
文檔編號H03B21/00GK101167242SQ200680005812
公開日2008年4月23日 申請日期2006年2月8日 優先權日2005年3月31日
發明者辛達·L·弗林 申請人:飛思卡爾半導體公司