脈沖靜態觸發器的制作方法

專利名稱：脈沖靜態觸發器的制作方法
技術領域：
本發明涉及用于存儲邏輯信號的邏輯狀態的脈沖靜態觸發器(pulsed static flip-flop)。
背景技術：
例如，觸發器用于快速存儲微處理器的流水線級中的邏輯狀態。在這種情況下，關鍵變量是建立時間，它用于指示相對于定義觸發器的透明性(transparency)的時鐘信號來改變要存儲的邏輯電平的時間間隔。另一重要變量是延遲時間tCLK-Q，它用于表示在確定觸發器的透明性的時鐘信號與已存儲的邏輯狀態出現在觸發器的輸出之間的時間間隔。觸發器的保持時間是在初始建立透明性的時鐘邊沿之后、輸入數據項必須保持在其信號電平上從而可靠地將數據項存儲在觸發器中的最小必要時間。
圖1示出了根據現有技術的時鐘邊沿控制觸發器，它具有主鎖存器和從鎖存器。觸發器MSFF具有數據輸入DI、時鐘輸入CLKI和數據輸出QO。設置有兩個鎖存器LT1和LT2，它們各自具有數據輸入D11和D22、數據輸出Q11和Q22、以及時鐘輸入C1和C2。輸入數據項D饋送到第一鎖存器LT1的數據輸入D11，來自第一鎖存器LT1的輸出數據項QI饋送到第二鎖存器LT2的數據輸入D22。可以從第二鎖存器LT2的輸出Q22送出輸出數據項Q。時鐘信號CLK饋送到時鐘輸入CLKI，通過第一反相器I1將其反相并延遲，形成延遲并反相的時鐘信號CLK′。反相時鐘信號CLK′饋送到第一鎖存器LT1的時鐘輸入C1。延遲時鐘信號CLK′再次由第二反相器I2反相，并延遲，作為時鐘信號CLK″饋送到第二鎖存器LT2的時鐘輸入C2。第二鎖存器LT2在時鐘信號CLK的上升時鐘邊沿切換到透明狀態，并且鎖定第一鎖存器LT1或主鎖存器。由此，在上升時鐘邊沿將數據項D讀入主/從觸發器，并在一個時鐘周期上，將這種狀態在輸出QO處輸出。
相比于圖1所示的主/從配置，為了提高觸發器的速度，已在過去提出了所謂的脈沖觸發器。例如，在International Symposium onLow-Power Electronics and Design 2001上J.Tschanz等所著的“Comparative Delay and Energy of Single Edge-Triggered and DualEdge-Triggered Pulsed Flip-Flops for High-PerformanceMicroprocessors”中描述了脈沖觸發器。
圖2示出了脈沖觸發器PFF的對應電路配置。在脈沖觸發觸發器的情況下，設置有輸入級，輸入級使用外部時鐘信號CLK來產生內部脈沖信號，該內部脈沖信號驅動作為輸出級的鎖存器。通過數據輸入DI和傳輸門TG，將輸入數據項D饋送到鎖存器LT，鎖存器LT在這里示為兩個反饋反相器I6和I7的形式。以這種方式緩沖存儲的數據項通過反相器I5，以反相輸出數據項/Q的形式輸出到輸出QO。使用彼此互補、各自具有脈沖形狀的控制信號PULSE和/PULSE來驅動傳輸門TG。將時鐘信號CLK饋送到時鐘信號輸入CLKI，并注入與非門NA。在包括三個反相器I1、I2和I3的延遲路徑上，將時鐘信號延遲，并以延遲時鐘信號CLK′的形式類似地饋送到與非門。由此，以這種方式產生、可以從與非門NA的輸出送出的脈沖信號PULSE，或通過反相器I4產生的互補脈沖信號/PULSE，對輸入DI與輸出QO之間的透明階段進行控制。例如，當用180nm CMOS技術設計所使用的晶體管時，透明性窗是125ps。
例如，特別是在微處理器的流水線級中使用圖3所示的觸發器。在這種情況下，數據饋送到觸發器的輸入，邏輯電路與各個觸發器的輸出耦合。接著，邏輯電路的各個邏輯操作向耦合在下游的觸發器提供輸入數據。由此，一般形成了觸發器和邏輯電路鏈。因為邏輯電路具有電容，所以必須由各個觸發器驅動它們。必要信號傳播時間也由tCLK-Q、tLOGIC和tSETUP之和組成，tCLK-Q是各個時鐘信號的時鐘邊沿與輸出數據項的相關邊沿之間的延遲時間，tLOGIC是由各個邏輯電路引起的延遲，tSETUP是建立時間。在微處理器中，處理時間和設置時間尤其關鍵。

發明內容
因此，本發明的目的是提供一種改進的脈沖觸發器，尤其是具有較短建立時間和較小時鐘邊沿-輸出信號延遲的脈沖觸發器。
該目的由具有權利要求1的特征、用于存儲邏輯信號的邏輯狀態的脈沖靜態觸發器實現。
由此，本發明的用于存儲邏輯信號的邏輯狀態的脈沖靜態觸發器具有-第一邏輯器件，對邏輯信號與脈沖信號進行邏輯組合，并輸出置位信號；-第二邏輯器件，對邏輯輸入信號與互補脈沖信號進行邏輯組合，并輸出復位信號；以及-鎖存器器件，具有保持邏輯保持電平的存儲裝置，由所述置位信號控制的第一推挽式晶體管能夠將所述保持電平設置為第一邏輯電平，由所述復位信號控制的第二推挽式晶體管能夠將所述保持電平設置為第二邏輯電平。在這種情況下，所述保持電平可以作為所述邏輯信號的已存儲邏輯狀態送出。
根據本發明，兩個推挽式晶體管實現了從第一邏輯電平到第二邏輯電平的快速信號轉換，例如從低電平到高電平，同時使用第二推挽式晶體管實現了從高電平到低電平的轉換。有益效果在于可以將推挽式晶體管形成所需的尺寸，使它們匹配，從而在變化的數據信號，即邏輯信號的情況下，實現特別快速的電平轉換。第一推挽式晶體管優選地是與第二推挽式晶體管互補的晶體管。
鎖存器器件優選地具有具有輸入和輸出的反相器；保持晶體管和互補保持晶體管，各自具有可控路徑和控制連接。在這種情況下，所述反相器的輸入與所述保持晶體管的可控路徑之間的電勢節點相連，所述可控路徑串聯在第一電源電勢連接與第二電源電勢連接之間。所述反相器的輸出與所述保持晶體管的控制連接相連，能夠根據第二電源電勢連接處的復位信號，通過所述推挽式晶體管，切換所述反相器的輸入。也能夠根據第一電源電勢連接處的置位信號，通過所述互補推挽式晶體管，切換所述反相器的輸入。所述邏輯信號的已存儲邏輯狀態可以從所述反相器的輸入送出(tapped off)。
相比于現有技術的鎖存器器件，在本發明電路配置中分離地驅動各個電平轉換。這可以實現觸發器的特別高的速度。
優選地，所述推挽式晶體管各自具有可控路徑和控制連接，所述可控路徑串聯在第一電源電勢連接與第二電源電勢連接之間。所述復位信號饋送到所述互補推挽式晶體管的控制連接，所述置位信號饋送到所述推挽式晶體管的控制連接。在這種情況下，所述反相器的輸入與所述推挽式晶體管的可控路徑之間的電勢節點相連。
一個優選實施例設置有另一具有控制路徑和控制連接的晶體管，所述可控路徑連接在電勢節點與所述保持晶體管的可控路徑之間。所述置位信號饋送到該晶體管的控制連接。
有益效果尤其在于，當向所述控制連接施加高電平時，諸如PMOS晶體管形式的互補推挽式晶體管使所述電勢節點有效，并在所述互補推挽式晶體管的控制連接處是低電平的情況下，將電勢節點可靠地拉到第一電源電壓電勢。由于所述另一晶體管，可以將所述互補推挽式晶體管的尺寸配置低更小。因為所述互補推挽式晶體管或PMOS晶體管一般比使用相同技術設計的NMOS晶體管更弱，所以所述另一晶體管提供了觸發器的附加可靠性。
本發明觸發器的另一方案設置有另一具有控制可控路徑和控制連接的互補晶體管，所述可控路徑連接在所述互補保持晶體管的可控路徑與所述電勢節點之間。在這種情況下，復位信號饋送到另一互補晶體管的控制連接。例如，當復位信號處于低電平時，所述另一互補晶體管保證所述推挽式晶體管無法將所述電勢節點拉到第二電源電壓電勢。根據所述置位和復位信號，可以被中斷的各個保持環路的反饋實現了本發明的鎖存器器件中的可靠電路。
第一邏輯器件優選地采用與非門形式。在與非門或邏輯非-與門形式的設計中，優選地設置第一邏輯晶體管、第二邏輯晶體管、第一互補邏輯晶體管和第二互補邏輯晶體管，它們各自具有可控路徑和控制連接。在這種情況下，第一互補邏輯晶體管的可控路徑和第一與第二邏輯晶體管的可控路徑串聯在第一電源電勢連接與第二電源電勢連接之間。第二互補邏輯晶體管的可控路徑連接在第一電源電勢連接與置位信號節點之間，置位信號節點在第一互補邏輯晶體管的可控路徑與第一邏輯晶體管的可控路徑之間。在本實施例中，脈沖信號饋送到第一邏輯晶體管的控制連接和第二互補邏輯晶體管的控制連接。邏輯信號饋送到第一互補邏輯晶體管的控制連接和第二邏輯晶體管的控制連接。在這種情況下，所述置位信號可以從所述置位信號節點送出。
在優選實施例中，具體地，在例如觸發器的輸入信號之類的邏輯信號從邏輯高電平到邏輯低電平的轉換情況下，兩個邏輯晶體管和互補保持晶體管對鎖存器器件的已存儲邏輯狀態進行控制。
第二邏輯器件優選地采用或非門形式。在或非門或邏輯非-或門形式的設計中，第二邏輯器件優選地具有第一邏輯晶體管、第二邏輯晶體管、第一互補邏輯晶體管和第二互補邏輯晶體管，它們各自具有可控路徑和控制連接。在這種情況下，第一和第二互補邏輯晶體管的可控路徑與第一邏輯晶體管的可控路徑串聯在第一電源電勢連接與第二電源電勢連接之間。第二邏輯晶體管的可控路徑連接在復位信號節點與第二電源電勢連接，復位信號節點位于第二互補邏輯晶體管的可控路徑與第一邏輯晶體管的可控路徑之間。邏輯信號饋送到第一互補邏輯晶體管的控制連接和第一邏輯晶體管的控制連接。互補脈沖信號饋送到第二互補邏輯晶體管的控制連接和第二邏輯晶體管的控制連接。在這種情況下，所述復位信號可以從所述復位信號節點送出。采用或非門形式的第二邏輯器件的設計，兩個互補邏輯晶體管和保持晶體管實質上在邏輯信號從低到高的邏輯狀態改變的情況下對鎖存器器件的狀態進行控制。
在一個優選實施例，所述觸發器設計成具有異步復位功能。優選地設置復位晶體管和互補復位晶體管，它們各自具有可控路徑和控制連接，復位晶體管的可控路徑連接在所述保持晶體管的可控路徑與第二電源電勢連接之間。互補復位晶體管的可控路徑連接在第一電源電勢連接與所述反相器的輸入之間。在這種情況下，異步復位信號饋送到復位晶體管的控制連接。
觸發器還優選地設計成具有異步置位功能。設置置位晶體管和互補置位晶體管，它們各自具有可控路徑和控制連接，置位晶體管的可控路徑連接在所述反相器的輸入與第二電源電勢連接之間。互補置位晶體管的可控路徑連接在第一電源電勢連接與所述互補保持晶體管的可控路徑之間。異步置位信號饋送到置位晶體管的控制連接。
無論時鐘信號的狀態如何，置位或復位功能可以使用鎖存器器件來設置已存儲邏輯電平。
本發明觸發器的一個優選方案提供了掃描輸入級，掃描輸入級根據測試控制信號，將作為邏輯信號的測試信號切換到第一和第二邏輯電路。因為當用作微處理器的關鍵路徑中時，觸發器和邏輯電路的許多鏈設計成并行的，通過對應微處理器的測試模式下的掃描輸入級，應該能夠測試所有這些觸發器的操作方法，輸出或保持電平用作并行支路中設置的相似觸發器的邏輯輸入信號。由此，設計了允許通過時鐘控制(計時)的方式來切換測試信號序列的移位寄存器。在這種測試模式中，可以檢查設置在各個移位寄存器中的所有觸發器的操作方法。
另一優選實施例提供了掃描輸出級。后者與鎖存器器件耦合，并根據測試控制信號，將從邏輯信號的已存儲邏輯狀態導出的測試輸出信號切換到測試輸出，并將測試輸出切換到預定邏輯電平。本發明觸發器的這種輸出級可以通過預期的觸發器掃描功能，降低功耗。在這種情況下，掃描輸出級優選地具有至少一個傳輸門。
本發明觸發器的另一優選實施例提供了脈沖產生器，脈沖產生器根據時鐘信號，產生脈沖信號和互補脈沖信號。在這種情況下，脈沖信號產生器優選地在時鐘信號的每個上升和/或下降時鐘邊沿，產生脈沖信號和互補脈沖信號。在這種情況下，一個優選實施例為脈沖產生器設置了至少一個邏輯門，具體的是與非門。在觸發器的一個優選實施例中，脈沖產生器還具有至少一條延遲路徑。在一個特別優選的實施例中，可以對所述延遲路徑的延遲時間編程。具體地，當在每個時鐘信號邊沿產生用于控制本發明觸發器的透明階段的脈沖時，可以有利地設計所謂的雙邊沿觸發觸發器。
例如，當使用大量觸發器，時鐘分配樹中的到達時鐘邊沿的時間不同時，調整延遲時間可以靈活地調整本發明觸發器的透明階段。
各個晶體管優選地采用NMOS晶體管的形式，各個互補晶體管優選地采用PMOS晶體管的形式。優選地使用CMOS技術來設計晶體管。


以下參考附圖描述的從屬權利要求和典型實施例進一步指出了本發明的有利改進和方案。將參考圖，更加具體地解釋本發明的優選實施例，其中圖1示出了根據現有技術的主/從觸發器；圖2示出了根據現有技術的脈沖觸發器；圖3示出了觸發器在微處理器的流水線級中的使用；圖4圖示了本發明脈沖靜態觸發器的基本電路圖；圖5示出了本發明靜態觸發器的第一實施例；圖6和7示出了本發明觸發器中的信號波形；圖8示出了具有異步置位和復位功能的本發明觸發器的鎖存器器件的一個優選實施例；圖9示出了具有掃描功能的本發明觸發器的第二實施例；圖10、11和12示出了用于本發明觸發器的脈沖產生器的典型實施例；以及圖13示出了相比于現有技術，本發明觸發器的延遲時間。
在圖中，除非另有指明，否則相同或功能相同的元件具有相同的參考符號。
具體實施例方式
為了大體上解釋問題，圖3示出了觸發器在微處理器系統等中的典型使用。例如，示出了各自具有數據輸入35、時鐘輸入36和數據輸出37的觸發器100-108。例如，具有邏輯高或低電平的數據信號D饋送到第一觸發器100的數據輸入35。觸發器100的對應輸出信號Q饋送到具有輸入127和輸出128的邏輯電路109。接著，對應數據信號DS饋送到第二觸發器101的數據輸入35，第二觸發器101類似地受到時鐘信號CLK的時鐘控制，并在輸出37處提供輸出信號QS。
在這種情況下，圖3示出了三個典型支路，這些支路具有串聯的觸發器100-108和邏輯電路109-117。在這種情況下，數據信號D′饋送到第二支路，數據信號D″饋送到第三支路。邏輯電路109-117代表針對觸發器100-108的輸出37的要驅動的負載。特別地，邏輯電路109-117具有例如圖3中示出的電容器118-126形式的電容。
在信號處理期間，由于觸發器100-108的屬性、以及邏輯電路109-117和時鐘信號的支路樹中的信號處理，導致信號延遲發生。
在這種情況下，觸發器延遲時間是tCLK-Q，tCLK-Q表示發起觸發器的透明階段的時鐘邊沿與對應于數據輸入信號的觸發器100的輸出37處的電平的出現之間的信號傳播時間或延遲。在以下的示例中，假設各個上升時鐘信號邊沿標志著觸發器的各個透明階段的開始點。
各個邏輯電路109的處理時間tLOGIC也影響信號傳播時間。所用觸發器的建立時間tSETUP也起到了作用。如上述介紹中已提到的，建立時間tSETUP指示相對于時鐘信號的上升時鐘邊沿、施加數據輸入信號的時間，從而觸發器能夠檢測數據信號電平，并可靠地將其提供在輸出處。
作為觸發器特征的另一時間是保持時間tHOLD，保持時間tHOLD指示數據輸入信號必須保持在上升時鐘邊沿時出現的邏輯電平上從而正確檢測到所述電平并將其存儲在觸發器中的時間長度。
對于從0變到1或從低到高、以及從1變到0或從高到低的輸入信號電平，特征時間tCLK-Q、tSETUP和tHOLD可以具有不同值。
此外，由于時鐘信號路徑中的延遲，上升時鐘信號邊沿之間的偏移可以產生不同的觸發器。這在圖3中通過引起時間偏移tSKEW的功能塊127示出。相比于時鐘信號CLK，所產生的時鐘信號CLKS延遲了延遲時間tSKEW。
最大信號延遲一般由具有20到25的邏輯深度的各個邏輯電路109-117引起。在這種情況下，40fF與80fF之間的電容118-126是典型值。
如果獨立邏輯電路109-117具有特別短的信號傳播時間，則因為饋送到下游觸發器的數據信號DS相對于所需建立或保持時間過早地執行了電平改變，所以可能擾亂保持時間。為了處理由信號支路中的邏輯電路109、110和111引起的不同延遲，有利的是將觸發器的透明階段配置成可變的。根據本發明，通過改變從時鐘信號邊沿導出的信號脈沖，可以實現上述配置，這將在下文中更加詳細地解釋。
在具有觸發器的電路配置的測試操作模式下，在所謂的掃描模式下將來自第一支路中的觸發器100的輸出信號Q饋送第二支路中的觸發器103，作為輸入信號D′，并將來自第二支路中的觸發器103的輸出信號Q′用作第三支路中的觸發器106的輸入信號D″。由此，在測試操作模式或掃描模式下，形成了包括觸發器100、103和106的移位寄存器。接著，將可以在移位寄存器鏈中最后觸發器的輸出37處讀出的測試信號序列注入第一觸發器100的輸入35。對于信號路徑以虛線SP形式示出。這種掃描模式可以用于檢測觸發器中的錯誤。
圖4示意性地示出了本發明脈沖靜態觸發器1的基本形式。
觸發器1具有針對本典型實施例中以/D1表示的邏輯信號的輸入2、以及針對本示例中以/QI表示的輸出信號的輸出3。該結構還包括用于注入脈沖信號PULSE和互補脈沖信號/PULSE的脈沖信號輸入4和5。
設置有具有兩個輸入8和9、以及輸出12的與非門6。邏輯信號/D1和脈沖信號PULSE饋送到這些輸入。與非門6在輸出12提供置位信號/SET。邏輯信號/D1和互補脈沖信號/PULSE饋送到或非門7的輸入10和11。復位信號/RES可以從或非門的輸出13送出。置位和復位信號/SET和/RES用于驅動鎖存器器件14。
鎖存器器件14具有NMOS推挽式晶體管15和PMOS推挽式晶體管16，它們各自具有控制連接或柵極連接24和23、以及各個可控路徑或源極-漏極路徑。與反相器的輸入21相連的電勢節點20設置在PMOS推挽式晶體管16的漏極連接28與NMOS推挽式晶體管15的漏極連接29之間。內部數據信號或邏輯狀態信號QI可以從反相器19的輸出22送出。設置有NMOS保持晶體管17和PMOS保持晶體管18。PMOS推挽式晶體管16的源極連接27與第一電源電勢連接VDD相連，NMOS推挽式晶體管15的源極連接30與第二電源電勢連接VSS相連。
保持晶體管17和18各自具有可控路徑或漏極連接和源極連接31、32、33和34、以及控制連接或柵極連接26和25。可控路徑串聯在第一電源電勢VDD與第二電源電勢VSS之間。為了進一步解釋，術語“電源電勢連接”和“電源電勢”VDD或VSS用作同義詞。PMOS保持晶體管的漏極連接33和NMOS保持晶體管的漏極連接32分別與電勢節點20相連。可以從反相器19的輸出22送出的信號電平QI饋送到PMOS保持晶體管的柵極連接253和NMOS保持晶體管17的柵極連接26。
例如，脈沖信號PULSE在上升時鐘信號邊沿(這里未示出)時提供具有預定脈沖寬度的信號脈沖。互補脈沖信號/PULSE與脈沖信號PULSE互補，即是反相的。例如，如果邏輯信號/D1在脈沖信號的信號脈沖期間處于邏輯低電平，則置位信號/SET提供邏輯高電平。從而PMOS推挽式晶體管16截止。同時，復位信號/RES在互補脈沖信號/PULSE的脈沖寬度期間處于邏輯高電平，從而使NMOS推挽式晶體管15的可控路徑導通。因此，將電勢節點20拉到第二電源電勢電平VSS。例如，這與邏輯低電平相對應。因此，邏輯高電平作為信號QI的邏輯電平，出現在反相器19的輸出22處。在本發明觸發器的一個實施例(在此不再詳細解釋)中，在上升和下降時鐘信號邊沿都產生信號脈沖，這樣提供了具有本發明屬性的雙邊沿觸發觸發器。
鎖存器器件14使用反相器輸出22、柵極連接和已通過到反相器輸入21的電勢節點20而導通的保持晶體管17之間的環路，存儲可以作為來自電勢節點20的保持電平/QI而送出的信號/D1的電平。
圖5示出了本發明脈沖靜態觸發器的一個優選典型實施例。
觸發器100具有分別針對邏輯數據輸入信號D、時鐘信號CLK和邏輯數據輸出信號Q的數據輸入35、時鐘輸入36和數據輸出37。觸發器具有脈沖產生器38，它根據時鐘信號邊沿，產生脈沖信號PULSE和互補脈沖信號/PULSE。
設置有輸入驅動器39，輸入驅動器39采用反相器形式，連接在數據輸入35的下游，并具有連接為反相器的NMOS晶體管40和PMOS晶體管41。輸入驅動器提供與數據輸入信號D反相的內部數據信號/D1。
輸出驅動器42連接在鎖存器器件45的下游，并類似地具有連接為反相器的NMOS晶體管43和PMOS晶體管44。輸出驅動器42提供饋送到數據輸出37的數據輸出信號Q。輸出驅動器42從鎖存器器件45接收由鎖存器器件存儲的邏輯狀態/QI。
與非門形式的第一邏輯器件6具有兩個NMOS晶體管46和47、以及兩個PMOS晶體管48和49，它們各自具有柵極連接50、51、52和53、以及負載路徑或源極-漏極路徑。第一PMOS晶體管48與NMOS晶體管46和47的的源極-漏極路徑串聯在第一電源電勢連接VDD與第二電源電勢連接VSS之間。在這種情況下，內部數據信號/D1饋送到第一PMOS晶體管48的柵極連接52和第二NMOS晶體管47的柵極連接50。第二PMOS晶體管49的可控路徑連接在第一電源電勢連接VDD與電勢節點54之間，電勢節點54位于第一PMOS晶體管48和第一NMOS晶體管46的可控路徑48和46之間。脈沖信號饋送到第一NMOS晶體管46和第二PMOS晶體管49的柵極連接51和53。置位信號/SET可以從節點54送出。
或非門形式的第二邏輯器件7具有第一PMOS晶體管55、第二PMOS晶體管56、第一NMOS晶體管57和第二NMOS晶體管58，它們各自具有可控路徑和柵極連接59、60、61和62。PMOS晶體管55，56與第一NMOS晶體管57的可控路徑串聯在第一電源電勢VDD與第二電源電勢VSS之間。內部數據信號/D1饋送到第一PMOS晶體管55的柵極連接59和第一NMOS晶體管57的柵極連接61。第二NMOS晶體管58的可控路徑連接在電勢節點63與第二電源電勢VSS之間，電勢節點63位于第二PMOS晶體管56和第一NMOS晶體管57的可控路徑之間。互補脈沖信號/PULSE饋送到第二PMOS晶體管56的柵極連接60和第二NMOS晶體管58的柵極連接62。復位信號/RES可以從電勢節點63送出。
鎖存器器件45實質上是如圖4所示的構造的，反相器19由NMOS晶體管68和PMOS晶體管69構成。此外，附加設置了另一NMOS晶體管64，它具有控制連接或柵極連接65、以及諸如源極連接67與漏極連接66之間的路徑之類的可控路徑。附加NMOS晶體管64的漏極連接66與PMOS推挽式晶體管16的漏極連接28連接，附加NMOS晶體管64的源極連接67與NMOS保持晶體管17的漏極連接32相連。置位信號/SET饋送到附加NMOS晶體管64的柵極連接65。NMOS晶體管64確保，當置位信號/SET處于邏輯低電平時，PMOS推挽式晶體管16可靠地將電勢節點20拉到第一電源電勢VDD，即邏輯高電平。
因為使用輸入和輸出驅動器39和42實現了從輸入35或從輸出37的有效去耦，所以本發明觸發器100尤其非常適合用于標準單元庫。
本發明觸發器100的一個特別優點還在于關鍵晶體管路徑上最多串聯兩個晶體管或負載路徑。在數據輸入信號D從邏輯低電平到邏輯高電平的信號改變情況下，這些是晶體管40、55、56、15和44。在數據輸入信號D從邏輯高電平到邏輯低電平的電平改變情況下，關鍵晶體管路徑由晶體管41、46、47、16和43給定。因為只有分別在信號輸出37與電源電勢連接VSS和VDD之間的兩個可控路徑，所以本發明觸發器非常適合于使用低功耗CMOS技術，特別是具有小于100nm的結構的實現。
相比于具有主/從鎖存器的觸發器，可以實現更短的延遲時間。根據本發明，脈沖產生器38將時鐘信號CLK的上升時鐘邊沿分成兩個相反的脈沖PULSE和/PULSE。在邏輯器件6和7中，用已由輸入驅動器39驅動或反相的數據信號D和/D1，對脈沖信號PULSE和互補脈沖信號/PULSE進行邏輯組合，以產生置位和復位信號/SET和/RES。推挽式晶體管15和16優選地是高性能(powerful)驅動器的形式。另一方面，當存儲在鎖存器器件45中的邏輯電平在電勢節點20處改變時，通過使用PMOS推挽式晶體管16將電勢節點20切換第一電源電勢VDD，或使用NMOS推挽式晶體管15將電勢節點20切換第二電源電勢VSS，來使用推挽式晶體管15和16快速蓋寫已存儲電平。
如圖3中用電容器118-126示出的，輸出驅動器42通常必須驅動40fF到80fF的電容。使與速度相關的各個晶體管(在輸入電平從低到高改變的情況下是晶體管40、55、56、15和44；在輸入電平從高到低改變的情況下是晶體管41、46、47、16和43)形成特定尺寸，可以容易地實現特別有利的內部負載與必需晶體管驅動力之比。這可以在本發明觸發器中產生特別快速的信號轉換。
圖6示出了發生在本發明觸發器100中的信號的典型信號波形。最上一行示出了具有時鐘周期tCLK的常規時鐘信號。圖6還舉例示出了由脈沖產生器38產生的脈沖信號PULSE和互補脈沖信號/PULSE。例如，常規脈沖寬度tp是60ps。還示出了典型數據輸入信號D，它在第一上升時鐘信號邊沿之前處理邏輯高電平，允許觸發器100具有足夠的建立時間tSETUP。在相對于圖5所示的配置中，或非門7通過將內部數據信號/D1與互補脈沖信號/PULSE組合，產生實質上與脈沖信號PULSE相對應的復位信號/RES。與非門6通過將內部數據信號/D1或反相數據信號與脈沖信號PULSE組合，產生處于邏輯高電平的置位信號/SET。由于置位信號的邏輯高電平，NMOS晶體管64導通，PMOS推挽式晶體管16截止。同時，處于邏輯高電平的復位信號PULSE施加到其柵極連接24的NMOS推挽式晶體管15將電勢節點20拉到邏輯低電平或第二電源電勢VSS。因此，在線路(line)節點20處出現已存儲的邏輯電平/QI。由此，邏輯高電平出現在放大器輸出22處，輸出驅動器42將數據輸出信號Q設置為邏輯高電平。
在時間t1，數據輸入信號D從邏輯高電平改變到邏輯低電平。在這種情況下，復位信號/RES保持在邏輯低電平上，從而NMOS推挽式晶體管15保持截止。同時，在建立時間或與非門6中的邏輯信號處理所引起的略微時間偏移之后，在脈沖寬度的時間段上，置位信號/SET設置為邏輯低電平。因此，PMOS推挽式晶體管16將電勢節點20切換到第一電源電勢或邏輯高電平。從而將/QI設置為高。由此，使用輸出驅動器42，信號QI可以從反相器輸出22送出，處于邏輯低電平的信號Q可以從觸發器輸出37送出。
圖7示出了在有負建立時間(negative set-up time)的情況下相似信號波形。這是指在上升時鐘邊沿，即在脈沖信號PULSE或互補脈沖信號/PULSE的各個信號脈沖期間實現的輸入電平改變。
盡管如此，本發明觸發器100可靠地在觸發器輸出37處提供已存儲的信號電平。在時間t2和t3的輸入信號電平處，脈沖信號PULSE已處于邏輯高電平，互補信號/PULSE在脈沖寬度tp的持續時間上處于邏輯低電平。根據本發明，由于不同晶體管，即推挽式晶體管16和15在從低到高和從高到低的信號改變情況下，確保電勢節點20的邏輯狀態，所以即使有負建立時間，也可以可靠地存儲輸入信號電平D。
圖8示出了用于本發明觸發器的鎖存器器件的一個方案。鎖存器器件的設計70實質上具有圖5所示的鎖存器器件45的元件。為了形成觸發器的異步置位功能和異步復位功能，還設置了另外的晶體管。
鎖存器器件70具有針對異步置位信號SN的異步置位輸入71、以及針對異步復位信號RN的異步復位輸入72。還設置了針對置位和復位信號/SET和/RES的輸入73和74。由輸入驅動器42驅動的邏輯輸出信號Q可以從鎖存器輸出75送出。
設置了各自具有柵極連接78和79、以及可控路徑的NMOS復位晶體管76和互補PMOS晶體管77。NMOS復位晶體管76的可控路徑連接在NMOS保持晶體管17的源極連接31與第二電源電勢VSS之間。互補PMOS晶體管77的可控路徑連接在第一電源電勢VDD與電勢節點20之間。異步復位信號RN饋送到復位晶體管76和77的控制連接或柵極連接78和79。由于異步復位信號RN的邏輯高電平，NMOS復位晶體管使其可控路徑導通，PMOS復位晶體管77具有高阻抗負載路徑。如果將復位信號RN設置為邏輯低電平，則NMOS復位晶體管76截止，PMOS復位晶體管79將電勢節點20拉到邏輯高電平。從而當異步復位信號處于邏輯低電平時，觸發器或鎖存器器件的輸出75處于邏輯低電平。
首先由反相器電路162將異步置位信號SN反相，以形成反相置位信號/SN。針對異步置位功能，設置了PMOS置位晶體管80和NMOS置位晶體管81，它們各自具有可控路徑和柵極連接82和83。如果異步置位信號處于邏輯高電平，則PMOS置位晶體管使其可控路徑導通，NMOS置位晶體管81將第二電源電勢VSS與電勢節點20去耦。如果使異步置位信號SN處于邏輯低電平，則PMOS置位晶體管81將電勢節點20拉到第二電源電勢VSS，即邏輯低電平。從而當置位信號處于邏輯低電平時，邏輯高電平總是出現在輸出75處。否則，根據觸發器的輸入信號D、以及從時鐘信號CLK導出的脈沖信號PULSE和/PULSE，輸出由置位和復位信號/SET和/RES、以及推挽式晶體管15和16產生的邏輯狀態，作為輸出信號Q。
圖9示出了本發明觸發器200的一個方案。在這種情況下，設置了脈沖產生器38、與非門6、或非門7、鎖存器器件84和輸出驅動器42。相比于鎖存器器件45，鎖存器器件84具有針對使用NMOS復位晶體管76和PMOS復位晶體管77來執行的異步復位的擴展。
觸發器200還具有針對異步復位信號RN的異步復位輸入85。觸發器200具有針對測試信號TI的測試信號輸入86、以及針對測試控制信號TE和互補測試控制信號/TE的測試控制輸入87、88和89。還設置了掃描輸入級90和掃描輸出級91。觸發器200具有測試輸出92。
掃描輸入級根據測試控制信號TE，向邏輯門6和7提供反相的數據輸入信號/D1或測試輸入信號TI。測試控制信號TE饋送到產生反相的測試控制信號/TE的反相器93。如圖9所示，掃描輸入級90具有多個NMOS和PMOS開關晶體管94-99、128和129，它們各自具有彼此相連的可控路徑和柵極連接130-137。掃描輸入級90用作復用器，以在通過處于邏輯高電平的測試控制信號TE而設置的觸發器200的測試模式下，將測試信號圖形TI作為內部數據信號/D1耦合到邏輯門6和7。如圖3中已介紹的，在測試模式或掃描模式下，本發明的多個觸發器200連接在一起，以形成移位寄存器。
本發明觸發器200的方案還具有掃描輸出級91，掃描輸出級91與鎖存器器件84中的反相器19的輸出22耦合，并根據測試控制信號TE和/TE，通過作為測試輸出信號TO的內部邏輯電平QI，切換到測試輸出92，或將測試輸出92切換到預定邏輯電平。為此，設置有受到測試控制信號和反相測試控制信號TE和/TE控制的傳輸門138。如果測試控制信號TE處于邏輯高電平(因此互補測試控制信號/TE處于邏輯低電平)，則傳輸門138通過作為電平TOI的施加到反相器19的輸出22的電平，切換到反相器139和反相器140，結果將電平QI提供在測試輸出92處，作為測試輸出信號。如果測試控制信號TE處于邏輯低電平，則傳輸門138將反相器輸出22與掃描輸出級91的反相器139和140去耦，反相或互補測試控制信號/TE饋送到的、具有可控路徑和柵極連接142的NMOS開關晶體管141將信號TOI的邏輯電平拉到第二電源電勢VSS，即邏輯低電平。因此，在正常操作模式下，即當測試控制信號TE處于低電平，并且反相測試控制信號/TE處于高電平時，測試輸出92處于邏輯低電平。當如圖3所示，連接成移位寄存器鏈形式時，測試輸出信號TO總是饋送到另一觸發器器件，作為測試輸入信號TI。由于固定的電勢電平，即邏輯低電平，在對應掃描輸入級90中不會產生由于逆轉輸入電容的充電而引起的功率損失。
圖10示出了用于本發明觸發器的脈沖產生器的一個優選實施例。脈沖觸發器143具有時鐘輸入144、以及針對脈沖信號PULSE和互補脈沖信號/PULSE的輸出145和146。在這里所示的示例中，設置有三個反相器147、148和149構成的延遲路徑，并被饋送有時鐘信號CLK，輸出延遲時鐘信號CLKD。
如圖10所示，時鐘信號CLK和延遲時鐘信號CLKD饋送到或非門150，或非門150具有相連的兩個NMOS晶體管154、155和兩個PMOS晶體管153、156。來自與非門的對應輸出信號P1與互補脈沖信號/PULSE相對應，并饋送到輸出145。反相器151將互補脈沖信號/PULSE反相，以形成饋送到輸出146的脈沖信號PULSE。
NMOS晶體管154和155確保在上升時鐘邊沿時反相器151的輸入處的快速開關或從高電平到低電平的轉換的快速發生。反相器151的PMOS晶體管類似地確保在時鐘信號CLK的上升時鐘邊沿時從低電平到高電平的快速轉換。
圖11示出了脈沖產生器的一個方案。除了設置在延遲路徑的第二和第三反相器148和149之間的充電電容器152之外，本方案的脈沖產生器100和157實質上具有與脈沖產生器143相同的元件，充電電容器152增加了時鐘信號CLK的延遲時間，所述延遲時間由延遲路徑造成。由此，增加了脈沖信號PULSE和互補脈沖信號/PULSE的脈沖寬度。從而相比于由脈沖產生器143產生的脈沖，加長了本發明觸發器的透明階段。這可以發生在建立時間被如圖3中使用參考符號109-117表示的特別慢的邏輯電路擾亂的時候。
圖12示出了脈沖產生器158，相比于圖11的脈沖產生器157，脈沖產生器158具有以可編程方式連接的電容159。為此，設置有傳輸門160，傳輸門160將附加電容器159與延遲路徑的第三反相器149的輸入去耦或將它們相連。可以使用饋送到編程輸入163的編程信號S2來控制傳輸門160。還設置了用于產生反相編程信號/S2的反相器161。
附加電容159的可編程設計以及對延遲時間編程的功能，可以通過擴展脈沖寬度來設置觸發器操作期間的透明階段。例如，如果在觸發器和其他電路已形成在半導體芯片上之后對引起時鐘信號偏移的處理波動進行確定，則這是特別有利的。例如，具體地，可以將脈沖產生器分配給形成在半導體襯底上的多個觸發器，從而它們彼此相鄰，并接收共用時鐘信號。
圖13示出了相比于根據現有技術的主/從觸發器，本發明觸發器的根據建立時間tSETUP的延遲時間tCLK-Q。
在這種情況下，曲線X1和X2與根據圖9、針對CMOS技術的典型電源電壓的本發明觸發器200的仿真結構相對應，并假設觸發器的輸出處的電容性負載(如圖3中用電容器118-126示出)是60fF。
曲線Y1和Y2與根據圖1的主/從觸發器的仿真相對應。在這種情況下，曲線X1和Y1代表在輸入信號電平從邏輯高改變到邏輯低的情況下的延遲時間。曲線X2和Y2與輸入信號從邏輯低電平到邏輯高電平的電平改變相對應。圖13在一方面示出了本發明觸發器在較寬范圍的建立時間tSETUP，例如-40到+60ps上具有實質上恒定的延遲時間tCLK-Q。
對于從0到1和從1到0、或者從低到高和從高到低的輸入信號電平改變，延遲時間實質上也是相同的。相反，在常規主/從配置中，在不同輸入電平改變的情況下，延遲時間從一個到另一個顯著變化。
另外，在主/從觸發器的情況下，延遲時間tCLK-Q明顯更長。由于相同可控開關或相同晶體管驅動觸發器內的信號改變，所以在主/從配置中從0到1和從1到0的電平改變情況下具有不同的延遲時間。在這種情況下，無法避免這種晶體管的PMOS與NMOS設計之間的波動。
相反，在本發明觸發器中，可以按照特定方式匹配各個推挽式晶體管的PMOS或NMOS設計，以實現快速開關時間或推挽時間。圖13清楚顯示了本發明觸發器對于建立時間更加魯棒。在這種情況下，負建立時間表示在上升時鐘信號邊沿之后暫時發生的信號改變或信號邊沿。
因此，本發明提供了對于處理波動和時鐘偏移特別魯棒的快速脈沖靜態觸發器。本發明觸發器尤其適合于使用低功耗CMOS技術，特別是CMOS技術的實現。本發明觸發器可以容易地適應于要驅動的電容性負載，并優選地適合于標志單元庫中的實現。
雖然參考優選典型實施例解釋了本發明，但是本發明不限于這些實施例，而可以對其進行多種修改。具體地，可以使PMOS和NMOS晶體管的尺寸和驅動器或開關屬性適應于觸發器的各個使用條件。所用脈沖產生器可以控制多個觸發器，或者可以為各個獨立觸發器局部保留。除了表示連接的輸入和輸出，如果觸發器需要用于特定應用，還可以從觸發器中輸出可以向外部送出的其他信號。
參考符號列表C1，C2時鐘輸入CLK，CLK′，CLK″ 時鐘信號CLKI 時鐘輸入CLKS 時鐘信號D 數據信號D′，D2′ 數據信號D11，D22 數據輸入/D1 內部數據信號DI數據輸入DS數據輸入信號I1-I7 反相器LT鎖存器LT1，LT2 鎖存器MSFF 主/從觸發器NA與非門PFF 脈沖觸發器PULSE 脈沖信號/PULSE互補脈沖信號Q 輸出數據信號/Q互補輸出數據信號Q′，Q″ 數據輸出信號Q0，Q 數據輸出Q11，Q22 數據輸出QI內部已存儲數據項/QI 反相內部已存儲數據項QS數據輸出信號/RES 復位信號SP掃描信號路徑/SET 置位信號tCLK-D觸發器延遲時間TE，/TE 測試控制信號TG傳輸門TI，TI′ 測試控制信號tLOGIC邏輯電路延遲時間TO測試輸出信號TOI 內部測試輸出信號
tSETUP建立時間tSKEW時鐘偏移1 脈沖靜態觸發器2 數據輸入3 數據輸出4，5 脈沖信號輸入6，7 邏輯器件8-11 輸入12，13輸出14鎖存器器件15，16推挽式晶體管17，18保持晶體管19反相器20電勢節點21輸入22輸出23-26 控制連接27，29，32，34漏極連接28，30，31，33源極連接35數據輸入36時鐘輸入37數據輸出38脈沖產生器39輸入驅動器40，41MOS晶體管42輸出驅動器43，44MOS晶體管45鎖存器器件46-49 MOS晶體管50-53 控制連接54電勢節點55-58 MOS晶體管59-62 控制連接63電勢節點64MOS晶體管65控制連接66漏極連接67源極連接
68，69 MOS晶體管70 鎖存器器件71 異步置位輸入73 復位輸入72 異步復位輸入74 置位輸入75 數據輸出76 復位晶體管77 置位晶體管78，79 控制連接80，81 MOS晶體管82，83 控制連接84 鎖存器器件85 異步復位輸入86 測試輸入87，88，89 測試控制輸入90 掃描輸入級91 掃描輸出級92 測試輸出93 反相器94-99 晶體管100-108脈沖靜態觸發器109-117邏輯電路118-126電容性負載127延遲元件128，129 晶體管130-137控制連接138傳輸門139，140 反相器141晶體管142控制連接143脈沖產生器144時鐘輸入145，146 脈沖信號輸入147，148，149 反相器150與非門151反相器152電容器
153-156晶體管157脈沖產生器158脈沖產生器159電容器160傳輸門161反相器162反相器163控制輸入200脈沖靜態觸發器
權利要求
1.一種脈沖靜態觸發器(1)，用于存儲邏輯信號(/D1)的邏輯狀態，所述觸發器具有a)第一邏輯器件(6)，對邏輯信號(/D1)與脈沖信號(PULSE)進行邏輯組合，并輸出置位信號(/SET)；b)第二邏輯器件(7)，對邏輯輸入信號(/D)與互補脈沖信號(/PULSE)進行邏輯組合，并輸出復位信號(/RES)；c)鎖存器器件(14)，具有用于保持邏輯保持電平的存儲裝置(17，18，19)，由所述置位信號(/SET)控制的第一推挽式晶體管(15)能夠將所述保持電平設置為第一邏輯電平(VDD)，由所述復位信號(/RES)控制的第二推挽式晶體管(16)能夠將所述保持電平設置為第二邏輯電平(VSS)，所述保持電平能夠作為所述邏輯信號(/D1)的已存儲邏輯狀態被送出。
2.根據權利要求1所述的觸發器(1)，其特征在于第二推挽式晶體管(16)是與第一推挽式晶體管(15)互補的推挽式晶體管。
3.根據權利要求2所述的觸發器(1)，其特征在于所述鎖存器器件(14)具有反相器，具有輸入(21)和輸出(22)；各自具有可控路徑和控制連接(26，25)的保持晶體管(17)和互補保持晶體管(18)，所述反相器(19)的輸入(21)與所述保持晶體管(17，18)的可控路徑之間的電勢節點(20)相連，所述可控路徑串聯在第一電源電勢連接(VDD)與第二電源電勢連接(VSS)之間，所述反相器(19)的輸出(22)與所述保持晶體管(17，18)的控制連接(25，26)相連，能夠根據第二電源電勢連接處(VSS)的復位信號(/RES)，通過所述推挽式晶體管(15)，切換所述反相器(19)的輸入(21)，并且能夠根據第一電源電勢連接處(VDD)的置位信號(/SET)，通過所述互補推挽式晶體管(16)，切換所述反相器(19)的輸入(21)，所述邏輯信號(D1)的已存儲邏輯狀態能夠從所述反相器(19)的輸入(21)送出。
4.根據權利要求3所述的觸發器(1)，其特征在于所述推挽式晶體管(15，16)各自具有可控路徑和控制連接(24，23)，所述可控路徑串聯在第一電源電勢連接(VDD)與第二電源電勢連接(VSS)之間，所述復位信號(/RES)饋送到所述互補推挽式晶體管(16)的控制連接(23)，所述置位信號(/SET)饋送到所述推挽式晶體管(15)的控制連接(24)，所述反相器(19)的輸入(21)與所述推挽式晶體管(15，16)的可控路徑之間的另一電勢節點(163)相連。
5.根據權利要求3或4所述的觸發器(100)，其特征在于設置具有控制路徑和控制連接(65)的另一晶體管(64)，所述可控路徑連接在所述電勢節點(20)與所述保持晶體管(17)的可控路徑之間，所述置位信號(/SET)饋送到所述另一晶體管(64)的控制連接(65)。
6.根據權利要求3到5之一所述的觸發器(1)，其特征在于設置具有控制可控路徑和控制連接的另一互補晶體管，所述可控路徑連接在所述互補保持晶體管(18)的可控路徑與所述電勢節點(20)之間，所述復位信號(/RES)饋送到所述另一互補晶體管的控制連接。
7.根據前述權利要求之一所述的觸發器(1)，其特征在于所述第一邏輯器件(6)采用與非門形式。
8.根據權利要求7所述的觸發器(1)，其特征在于所述第一邏輯器件(6)具有第一邏輯晶體管(46)、第二邏輯晶體管(47)、第一互補邏輯晶體管(48)和第二互補邏輯晶體管(49)，所述晶體管各自具有可控路徑和控制連接(50，51，52，53)，-第一互補邏輯晶體管(48)的可控路徑與第一和第二邏輯晶體管(46，47)的可控路徑串聯在第一電源電勢連接(VDD)與第二電源電勢連接(VSS)之間，第二互補邏輯晶體管(49)的可控路徑連接在第一電源電勢連接(VDD)與置位信號節點(54)之間，所述置位信號節點(54)在第一互補邏輯晶體管(48)的可控路徑與第一邏輯晶體管的可控路徑(46)之間；-所述脈沖信號(PULSE)饋送到第一邏輯晶體管(46)的控制連接(51)和第二互補邏輯晶體管(49)的控制連接(53)；-所述邏輯信號(/D1)饋送到第一互補邏輯晶體管的控制連接(52)和第二邏輯晶體管的控制連接(50)，以及-所述置位信號(/SET)能夠從所述置位信號節點(54)送出。
9.根據前述權利要求之一所述的觸發器(1)，其特征在于所述第二邏輯器件(7)采用或非門形式。
10.根據權利要求9所述的觸發器，其特征在于所述第二邏輯器件(7)具有第一邏輯晶體管(57)、第二邏輯晶體管(58)、第一互補邏輯晶體管(55)和第二互補邏輯晶體管(56)組成，所述晶體管各自具有可控路徑和控制連接(59，60，61，62)，-第一和第二互補邏輯晶體管(55，56)的可控路徑與第一邏輯晶體管(57)的可控路徑串聯在第一電源電勢連接(VDD)與第二電源電勢連接(VSS)之間，第二邏輯晶體管(58)的可控路徑連接在復位信號節點(63)與第二電源電勢連接(VSS)之間，所述復位信號節點(63)在第二互補邏輯晶體管(56)的可控路徑與第一邏輯晶體管(57)的可控路徑之間；-所述邏輯信號(/D1)饋送到第一互補邏輯晶體管(55)的控制連接(59)和第一邏輯晶體管(57)的控制連接(61)；-所述互補脈沖信號(/PULSE)饋送到第二互補邏輯晶體管(56)的控制連接(60)和第二邏輯晶體管(58)的控制連接(62)，-所述復位信號(/RES)能夠從所述復位信號節點(63)送出。
11.根據前述權利要求之一所述的觸發器(100)，其特征在于所述觸發器(100)設計成具有異步復位功能。
12.根據權利要求11所述的觸發器(100)，其特征在于設置各自具有可控路徑和控制連接(78，79)的復位晶體管(76)和互補復位晶體管(77)，所述復位晶體管(76)的可控路徑連接在所述保持晶體管(17)的可控路徑與第二電源電勢連接(VSS)之間，所述互補復位晶體管(77)的可控路徑連接在第一電源電勢連接(VDD)與所述反相器(19)的輸入(21)之間，異步復位信號(RN)饋送到所述復位晶體管(76，77)的控制連接(78，79)。
13.根據前述權利要求之一所述的觸發器(200)，其特征在于所述觸發器設計成具有異步置位功能。
14.根據權利要求13所述的觸發器，其特征在于設置各自具有可控路徑和控制連接的置位晶體管(81)和互補置位晶體管(80)，所述置位晶體管(81)的可控路徑連接在所述反相器(19)的輸入(21)與第二電源電勢連接(VSS)之間，所述互補置位晶體管(80)的可控路徑連接在第一電源電勢連接(VDD)與所述互補保持晶體管(18)的可控路徑之間，異步置位信號(/SN)饋送到所述置位晶體管(80，81)的控制連接(82，83)。
15.根據前述權利要求之一所述的觸發器(200)，其特征在于設置掃描輸入級(90)，所述掃描輸入級(90)根據測試控制信號(TE)，將作為邏輯信號(/D1)或邏輯信號(D)的測試信號(TI)切換到第一和第二邏輯電路(6，7)。
16.根據前述權利要求之一所述的觸發器(200)，其特征在于設置掃描輸出級(91)，所述掃描輸出級(91)與所述鎖存器器件(84)耦合，并根據測試控制信號(TE)，將從所述邏輯信號(/D1，D)的已存儲邏輯狀態導出的測試輸出信號(TO)切換到測試輸出(92)，或將測試輸出(92)切換到預定邏輯電平(VSS)。
17.根據權利要求16所述的觸發器(200)，其特征在于所述掃描輸出級(91)具有至少一個傳輸門(138)。
18.根據前述權利要求之一所述的觸發器(1)，其特征在于設置脈沖產生器(38)，所述脈沖產生器(38)根據時鐘信號(CLK)，產生所述脈沖信號(PULSE)和所述互補脈沖信號(/PULSE)。
19.根據權利要求18所述的觸發器(1)，其特征在于所述脈沖產生器(38)在所述時鐘信號(CLK)的每個上升和/或下降時鐘邊沿，產生所述脈沖信號(PULSE)和所述互補脈沖信號(/PULSE)。
20.根據權利要求18或19所述的觸發器，其特征在于所述脈沖產生器(38)具有至少一個邏輯門(150)，具體的是與非門。
21.根據權利要求18到20之一所述的觸發器，其特征在于所述脈沖產生器(38)具有至少一條延遲路徑(147，148，149)。
22.根據權利要求21所述的觸發器，其特征在于可以對所述延遲路徑的延遲時間進行編程。
23.根據前述權利要求之一所述的觸發器，其特征在于各個晶體管采用NMOS晶體管的形式，以及各個互補晶體管采用PMOS晶體管的形式。
24.根據前述權利要求之一所述的觸發器，其特征在于使用CMOS技術來設計各個晶體管。
全文摘要
一種脈沖靜態觸發器(1)，用于存儲邏輯信號(/D1)的邏輯狀態，所述觸發器具有第一邏輯器件(6)，對邏輯信號(/D1)與脈沖信號(PULSE)進行邏輯組合，并輸出置位信號(/SET)；第二邏輯器件(7)，對邏輯輸入信號(/D)與互補脈沖信號(/PULSE)進行邏輯組合，并輸出復位信號(/RES)；鎖存器器件(14)，具有用于保持邏輯保持電平的存儲裝置(17，18，19)，由所述置位信號(/SET)控制的第一推挽式晶體管(15)能夠將所述保持電平設置為第一邏輯電平(VDD)，由所述復位信號(/RES)控制的第二推挽式晶體管(16)能夠將所述保持電平設置為第二邏輯電平(VSS)，所述保持電平能夠作為所述邏輯信號(/D1)的已存儲邏輯狀態被送出。
文檔編號H03K3/00GK1992519SQ20061015677
公開日2007年7月4日 申請日期2006年12月27日 優先權日2005年12月30日
發明者西格馬爾·克佩, 克里斯汀·帕齊, 卡爾·載普 申請人:印芬龍科技股份有限公司