專利名稱：多米諾輸出鎖存器的制作方法
技術領域：
本發明涉及動態邏輯電路和寄存器(register)功能，尤其涉及一種多米諾輸出鎖存器(domino output latch)，其處理以速度和尺寸作為重要因素的復雜邏輯電路的輸出鎖存(latch)的問題。
背景技術：
集成電路，特別是具有同步流水線(synchronous pipeline)架構者，使用大量寄存器。寄存器邏輯被用來將裝置和電路的輸出維持一段時間，以使得這些輸出可被其他的裝置和電路所接收。在諸如流水線微處理器的時鐘系統(clocked system)中，寄存器被用來將特定流水線級(stage)的輸出維持一個時鐘周期的時間，以使得其后級的輸入電路在此期間可接收該輸出，同時此特定流水線級同步產生新的輸出。
以往，實務上經常在諸如多重輸入多路復用器(mux)，多比特編碼器(multi-bit encoders)等復雜邏輯估算電路(evaluation circuit)之前和之后加入寄存器，以維持此估算電路的輸入和輸出值。一般而言，這些寄存器有其相關的建立時間和維持時間(setup and hold time)的需求，此二值皆對前級的估算電路有所限制。另外，寄存器有其對應的數據至輸出時間(data-to-output time)特性，其限制了后級的估算電路。寄存器的「速度」通常以其數據輸出時間來判斷，即其建立時間和時鐘至輸出時間(clock-to-output time)的總和。
在邏輯估算電路之前后加入傳統寄存器電路會將延遲引入流水線系統，其累積的效應導致其運作速度明顯變慢。更明確地說，這些延遲的一明顯來源是邏輯估算電路必須滿足數據至輸出時間的需求以確保穩定的寄存器輸出。降低這些延遲以在每一級增加額外的時間，進而增進此流水線系統整體的速度是有必要的。
與本說明書相關的另一美國申請(美國申請第10/640369號，代理人檔案編號CNTR.2200，標題為“Non-inverting Domino Register”(非反相多米諾寄存器))的相關現有公開即處理前述的問題，本說明書參照其為本文的一部分。該現有公開描述一非反相多米諾寄存器結合邏輯估算功能和對應的寄存器以獲得比傳統方法快速的時鐘至輸出時間，而不必犧牲其輸出的穩定性。公開于其中的非反相多米諾寄存器，相對于傳統反相多米諾寄存器的較慢的轉移響應(transition response)，其響應時鐘信號轉移的輸出信號轉移被證明極為快速。然而，此現有公開的非反相多米諾寄存器對于需要建立于N型溝道邏輯(N-channel logic)架構上的估算邏輯電路并不特別合適。同時，此現有公開的非反相多米諾寄存器若以諸如90納米絕緣體上硅(silicon-on-insulator，SOI)等高漏電或高噪聲制程實施時，可能會發生漏電效應。
因此，有必要提出一種改進的多米諾寄存器，其具有現有公開的非反相多米諾寄存器的所有優點，并且就多米諾級(domino stage)而言更靈活而極適用于高漏電或高噪聲的環境。
此外，也有必要提出一種改進的N型多米諾輸出鎖存器，當其做為鎖存電路時，具有現有公開的非反相多米諾寄存器的所有優點，并且就多米諾級而言更靈活而極適用于高漏電或高噪聲的環境。
同時，又有必要提出一種改進的P型多米諾電路，當其做為鎖存電路時，具有現有公開的非反相多米諾寄存器的所有優點，并且極適用于高漏電或高噪聲的環境。
另外，又有必要提出一種改進的P型多米諾電路，當其做為寄存器時，具有現有公開的非反相多米諾寄存器的所有優點，并且極適用于高漏電或高噪聲的環境。
發明內容
本發明一實施例提出一種多米諾鎖存器。此多米諾鎖存器包含多米諾級，其連接至近似對稱的時鐘信號，并且依據至少一數據信號的狀態和此近似對稱的時鐘信號以估算一邏輯函數，其中多米諾級于近似對稱的時鐘信號是第二電平時將預充電節點預充電至第一電平，而于近似對稱的時鐘信號是第一電平且邏輯函數成立(evaluates)時，將預充電節點放電至第二電平狀態，且于近似對稱的時鐘信號是第一電平且邏輯函數不成立時，維持預充電節點于第一電平，其中當近似對稱的時鐘信號是第一電平時，至少一數據信號的鎖存狀態被提供給多米諾級；寫入級，其連接至所述多米諾級并響應所述近似對稱的時鐘信號，假如所述預充電節點轉變為第二電平則將第一初級輸出節點拉至第一電平，假如預充電節點維持于第一電平則將第一初級輸出節點拉至第二電平；反相器，其輸入端連接至所述第一初級輸出節點，輸出端連接至第二初級輸出節點；第一電平維持通道，當被致能時，其維持所述第一初級輸出節點于第一電平，其中當所述近似對稱的時鐘信號和所述第二初級輸出節點皆為第二電平時，第一電平維持通道被致能，否則其被禁能；第二電平維持通道，當被致能時，其維持所述第一初級輸出節點于第二電平，其中當所述第二初級輸出節點和所述預充電節點皆為第一電平時，第二電平維持通道被致能，否則其被禁能；以及輸出級，其基于所述預充電節點和所述第二初級輸出節點的狀態提供輸出信號。
本發明的另一實施例提出一種多米諾鎖存電路。此多米諾鎖存電路具有估算電路，其接收來自信號源的對稱時鐘信號，并于對稱時鐘信號為第二電平時將第一節點預充電至第一電平，且于對稱時鐘信號為第一電平時估算一邏輯函數以控制第一節點的狀態，其中邏輯函數基于一個以上數據信號而進行估算，該一個以上數據信號于對稱時鐘信號為第一電平時被估算，而于對稱時鐘信號為第二電平時被鎖存；寫入電路，其連接至所述第一節點并接收所述對稱時鐘信號，并于對稱時鐘信號轉變為第一電平時，若第一節點為第二電平則將第二節點驅動至第一電平，若第一節點維持于第一電平則將第二節點驅動至第二電平；反相器，其具有連接至所述第二節點的輸入端、和連接至第三節點的輸出端；維持電路，其連接至所述第二和第三節點以及寫入電路，并于第三節點和所述對稱時鐘信號皆為第二電平時維持第二節點于第一電平，且于第三節點和所述第一節點皆為第一電平時維持第二節點于第二電平；以及輸出電路，其依據所述第一和第三節點的狀態提供輸出信號。
本發明的又一實施例提出一種鎖存一個以上輸入數據信號的方法，其包含當近似對稱的時鐘信號是第二電平時將第一節點預充電至第一電平；當近似對稱的時鐘信號是第一電平時，依據一個以上輸入數據信號估算一邏輯函數以控制第一節點的狀態；當近似對稱的時鐘信號是第一電平時，配合第一節點的狀態控制第二節點的狀態；將第三節點的狀態定義為第二節點的狀態的反相；當第一和第三節點皆為第一電平時，致能第二電平狀態維持通道以維持第二節點于第二電平，否則禁能第二電平狀態維持通道；當近似對稱的時鐘信號和第三節點皆為第二電平時，致能第一電平狀態維持通道以維持第二節點于第一電平，否則禁能第一電平狀態維持通道；以及當近似對稱的時鐘信號是第二電平時，依據第一和第三節點的狀態鎖存輸出節點的狀態。
本發明的益處、特征和優點參照下面的描述和附圖，將變得更好理解，在附圖中圖1是根據應用現有公開所實現的非反相多米諾寄存器的電路圖；圖2是圖示圖1、3、4和5的非反相多米諾寄存器的操作的時序圖；圖3是根據本發明的一示范性實施例實現的無管腳(footless)非反相多米諾寄存器的電路圖；圖4是利用改進的存儲級根據本發明的一示范性實施例所實現的另一個非反相多米諾寄存器的電路圖；圖5是利用圖4圖示的改進的存儲級并且根據本發明的一示范性實施例實現的另一個無管腳非反相多米諾寄存器的電路圖；圖6是根據適于最小化維持時間的脈沖時鐘實施例，應用于圖1、3、4和5圖示的操作的時序圖；圖7是圖1、3、4和5的N型多米諾鎖存器的操作的時序圖；圖8是根據本發明的另一示范性實施例實現的P型多米諾電路的電路圖；圖9是說明圖8的P型多米諾電路應用于本發明的P型多米諾寄存器實施例的操作的時序圖；以及圖10是說明圖8的P型多米諾電路應用于本發明的P型多米諾鎖存器實施例的操作的時序圖。
具體實施例方式
以下的實施例說明用以讓本領域的普通技術人員得以制造和使用本發明公開的內容。較佳實施例的修改對于本領域的技術人員將是顯而易見的，且此處描述的普遍原理可應用于其他實施例。因此，本發明并未局限于此處提出和說明的特定實施例，其應涵蓋所有符合公開于此的原理和新穎特征的最大范圍。
本發明人認識到，對于速度、尺寸、和穩定性均為關鍵因素的邏輯電路，需要提出能靈活配合其估算邏輯且適用于高漏電或高噪聲環境的鎖存和/或寄存器輸出。因此發展出一種非反相多米諾寄存器及其相關的N型多米諾和P型多米諾鎖存器，其將如以下參照圖1至圖5的說明所示，在不犧牲輸出穩定性的前提下具有快速的數據輸出時間，且既能靈活配合其估算邏輯的實施，也能適用于高漏電或高噪聲環境。當高度依賴寄存器和多米諾邏輯以逐級轉移數據時，依據本發明實施例的非反相多米諾寄存器或多米諾鎖存器將使得整體裝置的運作速度顯著提升。整體裝置可在一高漏電或高噪聲制程中使用較快且較小的元件實現，無需犧牲速度或使用大尺寸元件以壓制維持器(keeper)元件。
圖1是依據現有的公開CNTR.2200所實現的一非反相多米諾寄存器100的電路圖。該非反相多米諾寄存器100包含邏輯估算輸入級，或稱為多米諾級，其由堆迭式P型溝道和N型溝道器件P1和N2以及估算邏輯104所組成。元件P1和N2是估算裝置互補對，其于此堆迭中分別連接至估算邏輯104的兩端。估算邏輯104可簡單到僅含有單一N型溝道器件或者是極為復雜的設計，以便估算任何需要的邏輯函數。P1的源極連接至電壓源VDD而其漏極連接至輸出信號TOP的節點105。估算邏輯104連接于節點105和N2的漏極之間，N2的源極則接地。輸入時鐘信號CLK于節點101輸入P1和N2的柵極。一組N重節點103提供N個數據信號DATA給估算邏輯104，其中N為任意的正整數。
非反相多米諾寄存器100的多米諾級接續至包含元件P2、N3、N4和弱維持電路(weak keeper circuit)109的儲存級。在此儲存級內，元件P2、N3、和N4可視為“寫入級”而維持電路109可視為維持級。節點101連接至N3的柵極而節點105連接至P2和N4的柵極。P2的源極連接至VDD而其漏極連接至第一初級輸出節點107，其提供第一初級輸出信號QII。節點107連接至N3的漏極，且連接至一反相器109A的輸入和另一反相器109B的輸出。反相器109A的輸出連接至提供第二初級輸出信號QI的第二初級輸出節點111，節點111連接至反相器109B的輸入。反相器109A和109B于節點107和111交互耦接而共同構成弱維持電路109。N3的源極連接至N4的漏極，N4的源極則接地。
非反相多米諾寄存器100的儲存級后又接續一輸出級，其包含P型溝道器件P3和P4以及N型溝道器件N5和N6。節點105連接至P4和N6的柵極，而節點111連接至P3和N5的柵極。P3和P4的源極連接至VDD而其漏極一起連接至節點113，節點113提供輸出信號Q。輸出節點113連接至N5的漏極，N5的源極連接至N6的漏極，N6的源極則接地。P型溝道器件通常做為上拉(pull-up)元件而N型溝道器件通常做為下拉(pull-down)元件。
圖2為說明非反相多米諾寄存器100運作的時序圖，其中CLK、DATA N、TOP、QII、QI、和Q信號均相對于時間描繪變化。相對的信號轉移時間為預估值并忽略延遲時間。DATAN以單一信號代表N個DATA信號整體。當數據信號整體狀態使得估算邏輯104的邏輯成立時，DATAN信號于圖中顯示被設為高電平而使得TOP信號拉至低電平，當估算邏輯104的邏輯不成立時，DATA N信號顯示被設為低電平，其將TOP信號維持于高電平。因此，當估算邏輯104的邏輯“成立”時，其使得信號TOP從預充電的高電平狀態轉移至一低電平狀態。當估算邏輯“不成立”時，TOP停留于預充電的高電平狀態。在時間T0，CLK信號初始為低電平，N2被關閉而P1導通，其使得多米諾級將TOP信號預充電至高電平。TOP信號預充電至高電平是為了在CLK信號的上升沿時使得估算邏輯104為估算DATAN信號作準備，其中的DATAN信號初始為高電平。預充電的TOP信號導通N4和N6。QII信號停留于其前一狀態(圖中顯示其初始值為邏輯低電平狀態)且通過維持電路109維持其狀態。QI信號初始為將N5導通的高電平，其使得輸出信號Q經由N5和N6元件于初始時下拉為低電平。
時間在T1時，CLK信號變成高電平，其使得TOP信號放電至低電平，因為DATAN信號是高電平。尤其此時N2被導通而估算邏輯104成立，經由N2接地將TOP拉至低電平。QII信號經由P2拉至高電平而Q輸出信號經由P4拉至高電平。QII和Q信號大約在時間T1同時拉至高電平，而QI信號經由反相器109A拉至低電平。位于維持電路109輸出端的反相狀態QI信號驅動元件P3和N5。當QI在高電平，P3關閉而N5導通；而當QI在低電平，P3導通而N5關閉。隨后在時間T2，CLK信號變成低電平，TOP信號又再一次預充電至高電平。P2和N3關閉使得節點107不被驅動至任何狀態。但是，通過維持電路109的運作，QII和QI信號各自停留于原來的狀態，因此，在剩余的半個CLK周期，QII信號停留于高電平而QI信號停留于低電平。
在T3的時刻，DATAN于圖中顯示變成低電平而CLK信號仍是低電平；在T4的時刻，CLK信號被設為高電平而DATA N為低電平。估算邏輯104不成立，因此當DATA N在低電平而CLK為高電平時TOP停留于高電平。CLK和TOP信號分別導通元件N3和N4，因此QII信號大約在T4時被設為低電平，其又經由反相器109A將QI信號拉至高電平。高電平的TOP信號使N6維持導通。QI信號導通N5而關閉P3，其使得信號Q經由N5和N6拉至低電平。CLK信號隨后于時間T5變成低電平再次將TOP拉至高電平。QII和QI信號各自的狀態通過維持電路109的運作維持不變。由于QI使N5維持導通而TOP使N6維持導通，信號Q在CLK殘余的周期均停留于低電平。
當估算邏輯104成立而將TOP信號放電至低電平，信號Q響應CLK信號的上升沿而相當快速地由低電平轉移至高電平。造成輸出轉移的元件N2和P4有一可忽略的延遲。當估算邏輯104不成立而將TOP信號維持于高電平，響應CLK信號的上升沿，信號Q經由元件N3，N5和反相器109A的一可忽略的延遲后，由高電平轉移至低電平。通過以一相當小的元件(有極小的電容)制成反相器109A而最小化經過反相器109A的延遲，因為其既不需要太大的尺寸也不必有緩沖器的功能。在另一實施例中，可利用以比例邏輯(ratioed logic，即大尺寸P型元件和小尺寸N型元件)制作反相器109A而將該延遲減到最小。本領域的技術人員應能領會，非反相多米諾寄存器100的輸出信號Q響應CLK信號變化的信號轉移是相當快速的。對于需要非反相輸出的應用，非反相多米諾寄存器100在眾多優勢中提供比傳統技術更佳的數據輸出速度。只要在非反相多米諾寄存器100加入輸出反相器/緩沖器(未顯示于圖中)即可將其轉變為反相多米諾寄存器。
由圖1電路100運作的說明，本領域的技術人員應能領會，由于估算邏輯104的功能是將信號TOP由其預充電的高電平快速地轉移至低電平，因此本發明的一實施例利用成比例的P型和N型元件來配置估算邏輯。此實施例中，強N型元件配合弱P型元件以實現快速的運作。
現有公開的CNTR.2200中舉出適用于估算邏輯104的示范性AND邏輯和OR邏輯(本文未提及)。其描述指出本發明可考慮任何AND和OR邏輯線路的適當結合，以及任何其他復雜的邏輯估算電路來實現估算邏輯104，包括多重輸入多路復用器與多比特編碼器等等。無論其簡單或復雜，任何估算邏輯均可替代估算邏輯104，而不至于嚴重影響非反相多米諾寄存器100的速度或相關的耗電限制。上述AND和OR邏輯電路僅是示范性質，其被舉出以說明估算邏輯104可以是本領域的技術人員所了解的任何復雜程度的邏輯估算電路。然而，非反相多米諾寄存器100的一個潛在缺點在于其通常必須以N型溝道邏輯實施的估算邏輯104的選擇并不特別靈活。N型溝道邏輯的輸入電平噪聲裕度(noise margin)并不是很好。
圖3是依據本發明的一示范性實施例實現的另一非反相多米諾寄存器300的電路圖。非反相多米諾寄存器300基本上類似非反相多米諾寄存器100，但是其包含堆迭式P型通道和N型溝道器件P1和N2以及估算邏輯104的邏輯估算輸入級，或稱為多米諾級，其被重新安排成為“無管腳”(footless)的配置且估算邏輯104置換為估算邏輯301。元件P1和N2是估算元件互補對，其連接于輸出TOP信號的節點105。此例中，N2的漏極連接至節點105而其源極連接至估算邏輯301的頂端或上方。估算邏輯301的底端或下方接地。此連接方式，估算邏輯301位于P1/N2堆迭的底部而非在P1和N2之間。其運作基本上類似圖1，且圖2的時序圖對于非反相多米諾寄存器300也成立。
估算邏輯301基本上可與估算邏輯104有相同的配置。但是，如同本領域的技術人員理解的，估算邏輯301可采用互補金屬氧化物半導體(CMOS，Complementary Metal Oxide Semiconductor)邏輯以取代N型溝道邏輯，而同樣地，圖2的時序圖仍然成立。CMOS邏輯比N型溝道邏輯有明顯較佳的輸入電平噪聲裕度，因此，在多米諾級使用CMOS邏輯使得非反相多米諾寄存器300的輸入電平噪聲裕度明顯優于非反相多米諾寄存器100。
非反相多米諾寄存器100和300若在諸如90納米SOI或類似的高漏電或高噪聲制程中實施，則二者皆會有漏電效應。當電路縮小至90納米時會引入漏電相關問題。縮小化的制程因通道長度縮短而會有較高的漏電效應。因此，為了在寄存器100和300的儲存級的節點107寫入一新的狀態，必須壓制反饋反相器內的一個弱元件(例如，在反相器109B內，用以改變至低電平狀態的一弱P型溝道器件和用以改變至高電平狀態的一弱N型溝道器件)。壓制元件的代價是減慢速度和消耗電流。此外，在高漏電或高噪聲的制程中，反饋反相器109B內的弱N型和弱P型元件必須做得較大，以在漏電或噪聲情況下維持輸出節點的狀態。
請注意，儲存節點107(信號QII)在CLK信號是低電平時被與輸入級隔離。除了維持電路反饋反相器109B(其包含內部的弱N型和弱P型元件(未顯示于圖中))以外，并無任何驅動QII信號的裝置。但是，由于縮小制程所造成的較大漏電效應，大量的漏電流流過P2和N3元件。因此，反相器109B內的N型和P型元件必須夠大以克服該漏電。例如，假如QII信號是高電平，漏電發生于N3和N4到接地的通道，則反相器109B內的P型元件必須大到足以供應足夠的電流，以克服該漏電而維持QII信號于高電平。在高漏電或高電流的制程中有元件關閉時，需要使用更大的元件以維持狀態。基本上使用較大的元件即降低其性能，因為當寫入一新狀態時，需要壓制維持狀態的較大元件以轉換狀態。為了補償速度的降低，也須增大儲存級元件P2、N3和N4，以驅動新狀態而壓制由維持電路反饋反相器109B內的大元件所維持的原狀態。較大的元件在集成電路中耗費可觀的空間。
圖4是依據本發明的一示范性實施例實現、運用改進維持電路的另一非反相多米諾寄存器400的電路圖。非反相多米諾寄存器400包含接續至儲存級和輸出級的多米諾級。寄存器400的多米諾級和儲存級的初始部分類似寄存器100相對的部分。寄存器400的維持電路則被修改以增進性能，其消除了壓制元件的需要并降低速度和電流的犧牲。該多米諾級包含堆迭式P型通道和N型溝道器件P1和N2以及估算邏輯104。如同前例，元件P1和N2是估算裝置互補對，其于電壓源VDD和地之間分別連接估算邏輯104的兩端。P1的源極連接至VDD而其漏極連接至輸出TOP信號的節點105。估算邏輯104連接于節點105和N2的漏極之間，N2的源極接地。輸入時鐘信號由節點101輸入P1、N2和N3的柵極。一組N重節點103提供N個輸入數據信號至估算邏輯104。如同前例，輸出TOP信號的節點105連接至元件P2和N4的柵極。儲存級的初始部分基本上一樣是含堆迭式元件P2、N3和N4的寫入級。P2的源極連接至VDD而漏極連接至輸出第一初級輸出信號QII的節點107。N3的漏極連接至節點107而源極連接至N4的漏極，N4的源極接地。
非反相多米諾寄存器400的儲存級包括含有元件P3、P4和N5的寫入級，和含有元件P3、P4、N3和反相器401的維持級。儲存級接續至輸出級，其包含如實施例所示的雙輸入與非門(NAND gate)403。此例中，P3的源極連接至VDD而漏極連接至P4的源極，P4的漏極于節點107連接N5的漏極。N5的源極連接至N4的漏極和N3的源極。提供CLK信號的節點101連接至P4的柵極。發出信號QII的節點107連接至反相器401的輸入端，反相器401的輸出端連接至發出第二初級輸出信號QI的節點111。節點111連接至P3和N5的柵極且接至與非門403的一輸入端。輸出TOP信號的節點105連接至與非門403的另一輸入端，與非門403的輸出為輸出信號Q。
圖2的時序圖基本上適用于非反相多米諾寄存器400，僅在時序上有極小的差異，于此處忽略此時序上的差異和一些小延遲(譬如忽略通過反相器401和與非門403的延遲)。同樣地，假設信號QII初始為低電平而將被設為高電平。參見圖2，在T0時，CLK、Q、和QII信號初始為低電平而信號QI為高電平。由于CLK信號為低電平，P1導通而TOP信號預充電至高電平而導通N4。因為QI和TOP信號二者均為高電平，在與非門403輸出端的信號Q初始為低電平。CLK信號為低電平而QI信號為高電平，所以N5導通，P3關閉，而P4導通。因此，此例中，N5和N4均導通，提供節點107一“低電平”狀態的維持通道至地，其將信號QII維持于低電平。當第二初級輸出節點111和預充電節點105二者皆為高電平時，該低電平維持通道被致能，否則被禁能。
當CLK信號于時間T1變成高電平時，N2導通而估算邏輯104得以開始估算其DATA運算對象。如同前例，代表輸入DATA運算對象的DATAN信號顯示起始值為高電平，其使得估算邏輯104將節點105連接至N2的漏極。其又使得信號TOP經由N2被拉至低電平。TOP信號變成低電平致使與非門403大約于T1時將Q設為高電平(經過與非門403的短暫延遲)。同時，TOP信號變成低電平而關閉N4，因此禁能自N5經由N4至地的低電平維持通道。且TOP信號變成低電平導通P2，使得信號QII大約于T1時被拉至高電平。當信號QII于T1被變成高電平時，反相器401將信號QI拉至低電平，導通P3并關閉N5。信號QI為低電平時，輸出信號Q維持在低電平。
此例中，經由N5的低電平維持通道被禁能，因為TOP信號為低電平時N4被關閉。且由于N4被關閉，P2無須壓制N5以將信號QII拉至高電平。當信號QII是低電平而為了響應估算(將TOP信號拉至低電平)被拉至高電平時，低電平維持通道一定被禁能(因為N4是關閉的)，其使得儲存級的寫入級不需壓制一維持元件。
CLK信號在時間T2變成低電平，TOP信號再次預充電至高電平。同時，在時間T2，P4被導通，而提供從節點107經由P4和P3到VDD的一“高電平”狀態維持通道，由此將信號QII維持于高電平。當預充電節點105和第二初級輸出節點111二者皆為低電平時，高電平維持通道被致能，否則其被禁能。因此，信號QII維持于高電平，其又維持QI于低電平，以使得TOP信號于時間T2變成高電平時維持輸出信號Q的狀態。TOP信號的高電平于大約T2時又將N4導通，但是因為信號QI是低電平，N5關閉，因此在此周期的剩余期間，該低電平維持通道被關閉或禁能。
DATAN信號于時間T3變成低電平，CLK信號于時間T4變成高電平而DATAN信號仍是低電平，因此估算邏輯不成立。因此TOP信號于時間T4維持于高電平使得N4維持導通。CLK信號變成高電平后關閉P4且導通N3。從節點107至VDD的高電平維持通道被禁能，因為P4關閉，而N3和N4皆導通使得信號QII拉至低電平。由于P4關閉，N3和N4無須壓制包括弱維持元件在內的任何元件，以將QII拉至低電平。因為估算邏輯不成立而QII信號從高電平被拉回低電平時(此時TOP信號停留于高電平)，高電平維持通道必定被禁能(因為P4關閉)，其使得儲存級的寫入級無需壓制一維持元件。QII信號變成低電平使得反相器401大約于時間T4時將QI拉至高電平。由于QI和TOP信號皆為高電平，與非門403大約于時間T4時將Q拉至低電平。同時，QI的高電平導通N5而關閉P3，使得高電平維持通道被禁能，而經由N5和N4的低電平維持通道則重新被致能。當CLK信號于時間T5變成低電平，N3被關閉，但QII信號通過低電平維持通道被維持于低電平，因為N5和N4維持導通。TOP和QI信號皆維持于高電平，其使得CLK周期殘余期間，Q信號維持于低電平。
非反相多米諾寄存器400運用改進的技術以禁能弱維持反饋元件，其使得當寫入一新的狀態時，維持元件內部的強勢元件無需被壓制。因此，P3和N5元件尺寸較大，以克服漏電來維持狀態，但是并不影響速度，因為當寫入一新的狀態至儲存節點107(信號QII)時，P3和N5被禁能。當寫入一新的狀態于信號QII時，不需壓制反饋維持電路，故元件P2和N3可以是正常尺寸的元件。非反相多米諾寄存器400的“維持”元件僅被致能以儲存狀態。更確切地說，反饋元件僅被致能以維持狀態，而寫入新狀態時則被禁能。
圖5是另一無管腳非反相多米諾寄存器500的電路圖，其運用寄存器400的改進式維持級并依據本發明的另一示范性實施例進行實現。非反相多米諾寄存器500基本上類似非反相多米諾寄存器400，但是其包含堆迭式P型溝道和N型溝道器件P1和N2、以及估算邏輯104的邏輯估算輸入級，或稱為多米諾級，其被重新安排成“無管腳”形式且估算邏輯104置換為估算邏輯301。寄存器400到500的改變類似寄存器100到300的改變。以此方式，非反相多米諾寄存器500的估算邏輯301可采用互補金屬氧化物半導體邏輯以取代N型溝道邏輯，同樣地仍然適用圖2的時序圖。如前所述，互補金屬氧化物半導體邏輯具有明顯優于N型溝道邏輯的輸入電平噪聲裕度，因此，當使用互補金屬氧化物半導體邏輯于其多米諾級時，非反相多米諾寄存器500具有稍優于非反相多米諾寄存器400的輸入電平噪聲裕度。
依據本發明的一實施例實現的非反相多米諾寄存器具有比傳統技術快速的時鐘至輸出時間，且未犧牲輸出信號Q的穩定性。此外，儲存級可進一步改進以允許在高漏電環境中應用較小較快的元件，否則需使用較大較慢的元件來壓制強勢維持元件。這使得非反相多米諾寄存器可實施于諸如90納米SOI或類似的高漏電或高噪聲制程，而不會因漏電因素導致性能的降低。因此，縮小制程的好處，包括尺寸、電壓、功率消耗的降低等等，均可在不導致性能降低的前提下獲得。
本領域的技術人員應可自上述參照圖2至5的本發明的各種實施例注意到，所有實例的數據維持時間均為在節點101的時鐘信號CLK的占空比(dutycycle)的函數。更明確地說，在節點103的數據信號DATAN在時鐘信號CLK維持于高電平的時間內必需維持在特定的電平。若信號DATAN在信號CLK高電平期間改變狀態，該狀態的改變將傳遞至輸出端Q。本發明人也注意到，在某些寄存器的應用需要用到本發明實施例的對于DATAN有極小維持時間的需求。因此，本發明的一脈沖時鐘實施例將在以下配合圖6說明，其中該實施例設計成有極小的數據維持時間。
參見圖6，其依據具有極小維持時間的實施例以說明圖1、3、4和5的非反相多米諾寄存器的運作時序圖600。如同參照圖2的討論，CLK、DATAN、TOP、QII、QI、和Q信號均相對于時間的變化描繪。圖中的相對信號轉移時間為預估值并且延遲時間已被忽略。DATAN以單一信號代表N個DATA信號整體。當數據信號整體狀態使得估算邏輯104的邏輯成立時，DATAN信號于圖中顯示被設為高電平而使得TOP信號拉至低電平，當估算邏輯104的邏輯不成立時，DATAN信號顯示被設為低電平，其將TOP信號維持于高電平。在時間T0，CLK信號初始為低電平，N2被關閉而P1導通，其使得多米諾級將TOP信號預充電至高電平。TOP信號預充電至高電平是為了在CLK信號的上升沿時使得估算邏輯104準備估算DATAN信號，其中的DATAN信號初始為高電平。預先充電的TOP信號導通N4和N6。QII信號停留于其前一狀態(圖中顯示其初始值為邏輯低電平狀態)且通過維持電路109維持其狀態。QI信號初始為將N5導通的高電平，其使得輸出信號Q經由N5和N6元件于初始時下拉為低電平。
時間在T1時，CLK信號變成高電平，其使得TOP信號放電至低電平，因為DATA N信號是高電平。具體地，此時N2被導通而估算邏輯104成立，經由N2接地將TOP拉至低電平。QII信號經由P2拉至高電平而Q輸出信號經由P4拉至高電平。QII和Q信號大約在時間T1同時拉至高電平，而QI信號經由反相器109A拉至低電平。位于維持電路109輸出端的反相狀態QI信號驅動元件P3和N5。當QI信號在高電平，P3關閉而N5導通；而當QI信號在低電平，P3導通而N5關閉。隨后在時間T2，CLK信號變成低電平，TOP信號又再一次預充電至高電平。P2和N3關閉使得節點107不被驅動至任何狀態。但是，通過維持電路109的運作，QII和QI信號各自停留于原來的狀態，因此，在剩余的半個CLK周期，QII信號停留于高電平而QI信號停留于低電平。
于時間T3，DATA N信號于圖中顯示變成低電平而CLK信號仍是低電平；于時間T4，CLK信號被設為高電平而DATAN信號為低電平。估算邏輯104不成立，因此當CLK為高電平時TOP停留于高電平。CLK和TOP信號分別導通元件N3和N4，因此QII信號大約在T4時被設為低電平，其又經由反相器109A將QI信號拉至高電平。高電平的TOP信號使N6維持導通。QI信號導通N5而關閉P3，其使得信號Q經由N5和N6拉至低電平。CLK信號隨后于時間T5變成低電平而再次將TOP信號拉至高電平。通過維持電路109的運作，QII和QI信號各自的狀態維持不變。由于QI信號使N5維持導通而TOP信號使N6維持導通，信號Q在CLK信號殘余的周期均停留于低電平。
當估算邏輯104成立而將TOP信號放電至低電平，信號Q響應CLK信號的上升沿而相當快速地由低電平轉移至高電平。造成輸出轉移的元件N2和P4之間具有一可忽略的延遲。當估算邏輯104不成立而將TOP信號維持于高電平時，信號Q響應CLK信號的上升沿而經由元件N3、N5和反相器109A之間的可忽略延遲后，信號Q由高電平轉移至低電平。通過以相當小的元件(有極小的電容)制成反相器109A，來最小化反相器109A的延遲，因為其既不需要太大的尺寸也不必有緩沖器的功能。本領域的技術人員應能領會，非反相多米諾寄存器100的輸出信號Q響應CLK信號變化的信號轉移是相當快速的。對于需要非反相輸出的應用，非反相多米諾寄存器100的眾多優勢中包含比傳統技術更佳的數據輸出速度。只要在非反相多米諾寄存器100加入輸出反相器/緩沖器(未顯示于圖中)，即可將其轉變為反相多米諾寄存器。
圖2和圖6的時序圖的唯一差異在于，圖1、3、4和5的非反相多米諾寄存器的節點101連接至脈沖時鐘信號CLK，而不是連接至近似對稱的時鐘信號CLK。因此，相對于圖2的實施例，數據信號DATA N的維持時間需求明顯較低。在一實施例中，脈沖時鐘信號CLK的占空比小于或等于百分之10。比較圖2和圖6的實施例可發現，圖6中T1(此時CLK信號變高電平)到T3(此時DATA N信號的狀態可開始改變)之間的時間比圖2相對應的時間顯著地減少。本發明的此實施例適用于維持時間的極小化。
還可發現，由于DATA N信號的狀態允許被傳遞至輸出端Q，當節點101連接至近似對稱的鎖存時鐘CLK時，如圖1、3、4和5的配置也可作為N型多米諾鎖存器的實施例，其中節點103接收鎖存數據DATAN。鎖存數據DATAN可由前置的多米諾電路提供，該電路需要鎖存功能。由于經由節點105至輸出信號Q的加速放電通道，圖1、3、4和5的電路有利于被用做N型多米諾鎖存器實施例，其允許有到目前為止最多的多米諾電路串聯于節點103之前。以下將配合圖7說明此N型多米諾鎖存器實施例。
參見圖7，其顯示本發明的N型多米諾鎖存器實施例的時序圖。為了運用圖1、3、4和5的電路做為N型多米諾鎖存器的實施例，必須將節點101連接至近似對稱的鎖存時鐘信號CLK。在一實施例中，該鎖存時鐘信號CLK具有40％至60％的占空比。概言之，CLK信號為高電平期間，開啟一估算窗口(evaluation window)，其中可以改變DATAN信號且輸出Q將跟隨DATAN信號變化。但是當CLK信號變為低電平時，DATAN信號的狀態被鎖存，直到CLK回到高電平為止。因此，在T0時，CLK信號為低電平而TOP信號被預先充電。DATAN信號現有的狀態(即其在CLK信號變為低電平之前的狀態)經由信號QII、QI至輸出信號Q，被鎖存住。時間T1時，CLK信號回到高電平以開啟一窗口，其允許DATAN信號的狀態傳遞至輸出端Q。由于DATAN信號是低電平，輸出Q維持于低電平。在時間T2，DATAN信號變成高電平使得信號TOP進行放電，因此導通P2并使得輸出信號Q升至高電平。但是在時間T3，CLK信號回到低電平，關閉估算窗口并鎖存DATAN的狀態，而在此期間維持信號Q于高電平。DATA N信號在時間T3回到低電平，以反映前一多米諾級的狀態。TOP信號在時間T3預充電，為CLK信號在時間T4回到高電平的下一個估算窗口做準備。由于DATA N信號在時間T4是低電平，因此TOP信號不放電。因此于時間T4時，N3和N4導通，驅動信號QII至低電平而驅動信號QI至高電平。因為信號QI和TOP在時間T4均為高電平，所以信號Q被驅動至低電平。在時間T5，因為DATA N信號仍是低電平(多米諾級估算不成立)，所以TOP信號維持于高電平而輸出端Q維持于低電平。在時間T6，CLK回到低電平，DATAN信號的狀態在CLK信號的低電平期間被鎖存于輸出端Q。
本領域技術人員也應理解，因為DATAN信號通常在CLK信號變成低電平時回到低電平，在一N型多米諾鎖存器實施例中，元件N2可自電路中移除，其可增進該電路的速度。
接著參見圖8，其顯示依據本發明的P型多米諾電路800的電路圖。P型多米諾電路800可作為一優于現有技術的鎖存或寄存器，其細節將配合圖9和圖10詳細說明。本發明人同時也認識到，解決關于P型多米諾輸出鎖存器和寄存器的較慢時鐘至輸出時間問題的需要。因此，基于其連接的時鐘信號和數據輸入的形式，發展出可用作為鎖存器或寄存器的P型多米諾輸出電路800。
P型多米諾電路800的配置和運作類似前述配合圖1-7說明的N型多米諾電路的運作，只是一些信號和信號狀態以反相運作，詳見后述。P型多米諾電路800包含三級，即估算級、鎖存級和輸出級。估算級由P型溝道器件P1、N型溝道器件N1和反相器U1所構成。鎖存級由連接成堆迭架構的P型溝道器件P2和P3以及N型溝道器件N2所構成。輸出級由P型溝道器件P4、N型溝道器件N3和N4、反相器U2和雙輸入或非門(NOR gate)U3所構成。時鐘或相位信號PH1B在節點801輸入P1、N1、P3和N3的柵極。N1的源極接地(相對于電壓源VDD)且其漏極連接至預充電節點805，節點805上的預充電信號為TOPB。P1的漏極連接至節點805且其源極連接至反相器U1的輸出，反相器U1的輸入連接至節點803，節點803提供數據信號DB至反相器U1的輸入。
元件P1和N1形成估算元件的互補對，反相器U1構成估算數據信號DB的估算邏輯。本領域的技術人員應可理解，輸入估算元件U1可置換為較復雜的P型邏輯，當一個或多個數據輸入信號DB的估算為真時(此時節點803包含一組節點，其提供對應的數據信號給較復雜的估算邏輯)，將P1的源極極拉至高電平。為方便說明，在不脫離本發明的精神和范圍的前提下，本公開僅以單一數據輸入信號DB和其相對的估算邏輯門U1做示范。此外，如同圖1-4的N型多米諾實施例，反相器U1(或更復雜的互補式CMOS估算邏輯)可與元件P1交換位置，以允許更復雜的互補式估算邏輯架構。在此類架構中，P1的源極將連接至電壓源VDD。此外，本領域的技術人員應理解，由于反相器U1(或更復雜的估算邏輯)用來將信號TOPB快速地由預充電低電平轉移至一高電平，因此本發明的一實施例運用比例式P型和N型元件(強P型和弱N型元件)，實現更快的運作。因此，當U1“估算成立”時，將使得信號TOPB從其預充電的低電平狀態轉移至一高電平狀態。當U1“估算不成立”時，信號TOPB則維持于其預充電的低電平狀態。
輸出TOPB信號的節點805連接至元件P2和N2的柵極和或非門U3的一輸入端。P2的源極連接至VDD而其漏極連接至P3的源極，P3的漏極連接至節點807，節點807發出第一初級輸出信號QIIB。N2的漏極連接至節點807而其源極接地。P4的源極連接至VDD而其漏極連接至N3的漏極，N3的源極連接至N4的漏極。N4的源極接地。節點807連接至由P4和N3的漏極連成的節點以及反相器U2的輸入，而反相器U2的輸出連接至節點811，節點811發出第二初級輸出信號QIB。信號QIB為信號QIIB經過反相器U2的門延遲后的反相邏輯狀態。節點811連接至P4和N4的柵極和或非門U3的另一輸入端。或非門U3的輸出為輸出信號QB。
接著參見圖9，其為P型多米諾電路800應用于P型多米諾鎖存器的運作時序圖，其中信號PH1B、DB、TOPB、QIIB、QIB和QB均針對時間描繪。時序圖中有許多簡化。因為其彼此約略相等，所以將每個元件(N型元件、P型元件、邏輯門、多路復用器等等)的延遲時間視為相等，而所有上升和下降時間(rise and fall times)也視為相等。此時序圖包含兩個PH1B信號周期。如前所述，為了將P型多米諾電路800用作為P型多米諾寄存器，其需要將節點801連接至脈沖時鐘信號PH1B。在一實施例中，PH1B信號具有小于或等于10％的占空比。
在初始時間T0，信號QIIB初始為高電平，由于信號DB為低電平，在PH1B信號轉變為低電平時，信號QIIB將被設為低電平。同時，在時間T0，PH1B信號初始為高電平而信號QIB為低電平。因為PH1B為高電平，N1導通而TOPB預充電至低電平，所以P2和N3皆導通。由于QIB和TOPB皆為低電平，所以或非門U3輸出端的QB信號初始為高電平。此時PH1B為高電平而QIB為低電平，故N4關閉，N3導通且P4導通。因此，此例中，P4和N3的導通為節點807提供到VDD的一“高電平”狀態維持通道，其維持信號QIIB于高電平。
代表一個或多個輸入數據運算對象的DB信號初始為低電平，其使得反相器U1將P1的源極拉至高電平。當信號PH1B在時間T1變成低電平時，DB信號為低電平，P1被導通。當P1導通，信號TOPB經由P1被拉至高電平。信號TOPB變成高電平致使或非門U3將QB設為低電平。同時，TOPB在時間T1變成高電平將N2導通，使得信號QIIB被拉至低電平。信號QIIB變成低電平使得反相器U2將信號QIB拉至高電平。QIB的高電平導通N4且關閉P4。在此PH1B周期的殘余期間，信號QIB的高電平有效地將QB輸出信號鎖存于低電平。
在時間T2，PHIB變成高電平時，TOPB信號經由N1而再次預充電至低電平。信號QIB的高電平維持N4導通，其維持QIIB的低電平和QIB的高電平，以在TOPB變成低電平時維持QB輸出信號的狀態。TOPB變成低電平使P2回到導通狀態，但是因為信號PH1B為高電平，P3關閉以至于信號QIIB并未拉至高電平。
信號DB在時間T3變成高電平以為PH1B信號的下一個波形邊緣作準備，其使得反相器U1將P1的源極拉至低電平。信號PH1B隨后在時間T4變成低電平而導通P1。由于DB仍在高電平而P1的源極為低電平，TOPB在時間T4維持于低電平。信號PH1B的低電平關閉N3而導通P3。因為N2仍關閉而P2和P3二者皆導通，所以信號QIIB被拉至高電平。QIIB的高電平使得反相器U2將QIB拉至低電平。由于QIB和TOPB信號皆為低電平，因此或非門U3將QB信號拉至高電平。
圖8的P型多米諾寄存器電路800實施例即適合估算狀態的關鍵時序通道(critical timing path)，因為用于數據至輸出時間的估算期間(此時PH1B為低電平)僅經過兩級邏輯門(U1和U3)的延遲。如本文所述將節點801連接至脈沖時鐘源PH1B，則連接數據信號DB至節點803的維持時間需求將被極小化。例如，圖9的時序圖中，因為DB信號的狀態被暫存于QB信號到下一個PH1B估算期間，所以DB信號可在時間T2(或時間T5)后的任何時刻改變狀態。
由于信號DB的狀態在PH1B低電平時可以一路傳遞至輸出端QB，因此P型多米諾電路800也可以通過連接節點801至近似對稱的鎖存時鐘信號PH1B并連接節點803至鎖存數據DB，將其實施為P型多米諾鎖存器。鎖存數據DB可以由前級需要鎖存功能的多米諾電路提供。由于經由節點805至輸出信號QB的加速放電通道，圖8的電路有利于被用作為P型多米諾鎖存器實施例，其允許有到目前為止最多的多米諾電路串聯于節點803之前。以下將配合圖10說明此P型多米諾鎖存器實施例。
參見圖10，其顯示本發明的P型多米諾鎖存器實施例的時序圖。為了運用圖8的電路用作為P型多米諾鎖存器的實施例，必須將節點801連接至近似對稱的鎖存時鐘信號PH1B。在一實施例中，該鎖存時鐘信號PH1B具有40％至60％的占空比。概言之，當PH1B信號為低電平期間，一估算窗口被開啟，其中DB信號可以改變，而輸出信號QB將跟著DB信號變化。但是當PH1B信號變為高電平時，信號DB的狀態被鎖存，直到PH1B信號回到低電平。因此，在時間T0，PH1B信號為高電平而TOPB信號被預充電至低電平。信號DB現有的狀態(即其在PH1B信號變為高電平之前的狀態)經由信號QIIB、QIB至輸出QB，而被鎖存住。在時間T1時，PH1B信號回到低電平，開啟一窗口，其允許DB的狀態傳遞至輸出端QB。由于DB是高電平，故輸出QB維持于高電平。在時間T2，DB變成低電平使得信號TOPB放電至高電平，因此導通N2并使得輸出QB變成低電平。但是在時間T3，PH1B信號回到高電平，關閉估算窗口并鎖存DB的狀態，而PH1B信號于此半周期內維持QB信號于低電平。DB信號在時間T3回到高電平，反映連接至節點803之前多米諾級的狀態。TOPB信號在時間T3預充電至低電位，為PH1B信號在時間T4回到低電平的下一個估算窗口做準備。由于DB信號在時間T4是高電平，因此TOPB信號不放電。因此在時間T4，P2和P3導通，驅動QIIB信號至高電平及QIB信號至低電平。因為QIB和TOBP信號在時間T4時均為低電平，所以QB信號被驅動至高電平。在時間T5，因為DB信號仍是高電平(前一多米諾級估算不成立)，所以TOPB信號維持于低電平而輸出端QB維持于高電平。在時間T6，PH1B信號回到高電平，信號DB的狀態在PH1B信號處于高電平期間鎖存于輸出端QB。
本領域的技術人員也應理解，因為DB信號通常在PH1B信號變成高電平時回到高電平，所以在P型多米諾鎖存器實施例中，可自電路800中去除元件P1，進而增進電路800的速度。
雖然本發明通過較佳實施例被詳細說明，但其他變異的實施例是可能的。并且，雖然本公開的實現均通過金屬氧化物半導體(MOS)型的元件(包括CMOS及諸如N型溝道MOS(NMOS)和P型溝道MOS(PMOS)晶體管的類似元件)實施，但也可以類似方式應用于不同或類似的技術和架構，例如雙極(bipolar)或類似元件。最后，本領域技術人員應了解，以本說明書所公開的概念和特定實施例為基礎，在不偏離由權利要求所限定的本發明的精神和范圍的情況下，其可容易地進行設計或修改而提出其他結構以實現本發明的目的。
權利要求
1.一種多米諾鎖存器，包括多米諾級，其連接至一近乎近似對稱的時鐘信號，并且依據至少一數據信號的狀態和該近似對稱的時鐘信號以估算一邏輯函數，其中該多米諾級于該近似對稱的時鐘信號是第二電平時將一預充電節點預充至第一電平，而于該近似對稱的時鐘信號是第一電平且該邏輯函數成立時，將該預充電節點放電至第二電平狀態，且于該近似對稱的時鐘信號是第一電平且該邏輯函數不成立時，維持該預充電節點在第一電平，其中當該近似對稱的時鐘信號是第一電平時，該至少一數據信號的鎖存狀態被提供給該多米諾級；寫入級，其連接至所述多米諾級并響應所述近似對稱的時鐘信號，假如所述預充電節點轉變為第二電平，則將第一初級輸出節點拉至第一電平，假如該預充電節點維持于第一電平，則將該第一初級輸出節點拉至第二電平；反相器，其輸入端連接至所述第一初級輸出節點，輸出端連接至第二初級輸出節點；第一電平維持通道，當被致能時，其維持所述第一初級輸出節點于第一電平，其中當所述近似對稱的時鐘信號和所述第二初級輸出節點皆為第二電平時，該第一電平維持通道被致能，否則其被禁能；第二電平維持通道，當被致能時，其維持所述第一初級輸出節點于第二電平，其中當所述第二初級輸出節點和所述預充電節點皆為第一電平時，該第二電平維持通道被致能，否則其被禁能；以及輸出級，其基于所述預充電節點和所述第二初級輸出節點的狀態提供輸出信號。
2.如權利要求1所述的多米諾鎖存器，其中所述多米諾級包含下列電路其中之一第一電路，其包含P型溝道器件，其具有一連接至所述近似對稱的時鐘信號的柵極、和一連接于電壓源和所述預充電節點之間的源極和漏極；連接至上述預充電節點的估算邏輯；以及N型溝道器件，其具有一連接至所述近似對稱的時鐘信號的柵極、和一連接于所述估算邏輯和接地端之間的漏極和源極；以及第二電路，其包含N型溝道器件，其具有一連接至所述近似對稱的時鐘信號的柵極、和一連接于接地端和所述預充電節點之間的源極和漏極；連接至上述預充電節點的估算邏輯；以及P型溝道器件，其具有一連接至所述近似對稱的時鐘信號的柵極、和一連接于所述估算邏輯和電壓源之間的漏極和源極。
3.如權利要求1所述的多米諾鎖存器，其中所述多米諾級包含下列電路其中之一第一電路，其包含P型溝道器件，其具有一連接至所述近似對稱的時鐘信號的柵極、和一連接于電壓源和所述預充電節點之間的源極和漏極；N型溝道器件，其具有一連接至所述近似對稱的時鐘信號的柵極、和一連接于所述預充電節點的漏極和一源極；以及連接于一電壓源和該P型溝道器件的該源極間的估算邏輯；以及第二電路，其包含N型溝道器件，其具有一連接至所述近似對稱的時鐘信號的柵極、和一連接于接地端和所述預充電節點之間的源極和漏極；P型溝道器件，其具有一連接至所述近似對稱的時鐘信號的柵極、一連接于所述預充電節點的漏極和一源極；以及連接于一電壓源和該P型溝道器件的該源極間的估算邏輯。
4.如權利要求1所述的多米諾鎖存器，其中所述寫入級包括第一N型溝道器件，其具有一連接至所述預充電節點的柵極、和一連接于接地端和所述第一初級輸出節點間的源極和漏極；第一P型溝道器件，其具有一接收所述近似對稱的時鐘信號的柵極、一連接至所述第一初級輸出節點的漏極和一源極；以及第二P型溝道器件，其具有一連接至所述預充電節點的柵極、一連接至該第一P型溝道器件的該源極的漏極和一連接至電壓源的源極。
5.如權利要求4所述的多米諾鎖存器，其中所述第一電平維持通道包含第二N型溝道器件，其具有一連接至所述第二初級輸出節點的柵極、一連接至接地端的源極和一漏極；以及第三N型溝道器件，其具有一接收所述近似對稱的時鐘信號的柵極、和一連接于該第二N型溝道器件的該漏極和所述第一初級輸出節點間的源極和漏極。
6.如權利要求5所述的多米諾鎖存器，其中所述第二電平維持通道包含所述第一N型溝道器件和第三P型溝道器件，該第三P型溝道器件具有一連接至所述第二初級輸出節點的柵極、和一連接于所述第一初級輸出節點和所述電壓源間的漏極和源極。
7.如權利要求1所述的多米諾鎖存器，其中所述寫入級包含第一P型溝道器件，其具有一連接至所述預充電節點的柵極、和一連接于電壓源和所述第一初級輸出節點間的源極和漏極；第一N型溝道器件，其具有一接收所述近似對稱的時鐘信號的柵極、一連接至所述第一初級輸出節點的漏極和一源極；以及第二N型溝道器件，其具有一連接至所述預充電節點的柵極、一連接至該第一P型溝道器件的該源極的漏極和一連接至接地端的源極。
8.如權利要求7所述的多米諾鎖存器，其中所述第二電平維持通道包含第二P型溝道器件，其具有一連接至所述第二初級輸出節點的柵極、一連接至該電壓源的源極和一漏極；以及第三P型溝道器件，其具有一接收所述近似對稱的時鐘信號的柵極、和一連接于該第二P型溝道器件的該漏極和所述第一初級輸出節點間的源極和漏極。
9.如權利要求8所述的多米諾鎖存器，其中所述第一電平維持通道包含所述第二N型溝道器件和第三N型溝道器件，該第三N型溝道器件具有一連接至所述第二初級輸出節點的柵極、和一連接于所述第一初級輸出節點和所述N型溝道器件的漏極間的漏極和源極。
10.如權利要求1所述的多米諾鎖存器，其中下列元件之一及其任意組合使用90納米絕緣體上硅制程被制成集成電路所述多米諾級；所述寫入級；所述反相器；所述第一與第二電平維持通道；以及所述輸出級。
11.一種多米諾鎖存電路，包括估算電路，其接收來自信號源的對稱時鐘信號，并于該對稱時鐘信號為第二電平時將第一節點預充電至第一電平，且于該對稱時鐘信號為第一電平時估算邏輯函數以控制該第一節點的狀態，其中該邏輯函數基于一個以上數據信號進行估算，該一個以上數據信號于該對稱時鐘信號為第一電平時被估算，而于該對稱時鐘信號為第二電平時被鎖存；寫入電路，其連接至所述第一節點并接收所述對稱時鐘信號，并于該對稱時鐘信號轉變為第一電平時，若該第一節點為第二電平則將第二節點驅動至第一電平，若該第一節點維持于第一電平則將該第二節點驅動至第二電平；反相器，其具有連接至所述第二節點的輸入端、和連接至第三節點的輸出端；維持電路，其連接至所述第二和第三節點以及該寫入電路，并于該第三節點和所述對稱時鐘信號皆為第二電平時維持該第二節點于第一電平，且于該第三節點和所述第一節點皆為第一電平時維持該第二節點于第二電平；以及輸出電路，其依據所述第一和第三節點的狀態提供輸出信號。
12.如權利要求11所述的多米諾鎖存電路，其中所述估算電路包含下列電路之一第一電路，其包含P型溝道器件，其連接至所述第一節點并接收所述對稱時鐘信號，且于該對稱時鐘信號是第一電平時將該第一節點預充電至第二電平；邏輯電路，其連接至該第一節點，并依據所述一個以上數據信號估算所述邏輯函數；以及N型溝道器件，其連接于該邏輯電路和接地端之間，并接收該對稱時鐘信號；其中該P型溝道器件和該N型溝道器件共同致能該邏輯電路，以于該對稱時鐘信號變為第二電平時控制該第一節點的狀態；以及第二電路，其包含N型溝道器件，其連接至所述第一節點并接收所述對稱時鐘信號，且于該對稱時鐘信號是第二電平時將該第一節點預充電至第一電平；邏輯電路，其連接至該第一節點，并依據所述一個以上數據信號估算所述邏輯函數；以及P型溝道器件，其連接于該邏輯電路和電壓源之間，并接收該對稱時鐘信號；其中該N型溝道器件和該P型溝道器件共同致能該邏輯電路，以于該對稱時鐘信號變為第一電平時控制該第一節點的狀態。
13.如權利要求11所述的多米諾鎖存電路，其中所述估算電路包含下列電路之一第一電路，其包含P型溝道器件，其連接至所述第一節點并接收所述對稱時鐘信號，且于該對稱時鐘信號是第一電平時將該第一節點預充電至第二電平；N型溝道器件，其連接至該第一節點并接收該對稱時鐘信號；以及邏輯電路，其連接于該N型溝道器件和接地端之間，并依據所述一個以上數據信號估算所述邏輯函數；其中該P型溝道器件和該N型溝道器件共同致能該邏輯電路，以于該對稱時鐘信號變為第二電平時控制該第一節點的狀態；以及第二電路，其包含N型溝道器件，其連接至所述第一節點并接收所述對稱時鐘信號，且于該對稱時鐘信號是第二電平時將該第一節點預充電至第一電平；P型溝道器件，其連接至該第一節點并接收該對稱時鐘信號；以及邏輯電路，其連接于該P型溝道器件和電壓源之間，并依據所述一個以上數據信號估算所述邏輯函數；其中該N型溝道器件和該P型溝道器件共同致能該邏輯電路，以于該對稱時鐘信號變為第二電平時控制該第一節點的狀態。
14.如權利要求11所述的多米諾鎖存電路，其中所述寫入電路包括第一N型溝道器件，其連接至所述第一和第二節點，并于該第一節點變為第二電平時將該第二節點拉至第一電平；第一P型溝道器件，其連接至該第二節點，并接收所述對稱時鐘信號；以及第二P型溝道器件，其連接至該第一P型溝道器件和該第一節點；其中該第一和第二P型溝道器件于該對稱時鐘信號變成第一電平時，若該第一節點維持于第一電平則共同將該第二節點拉至第二電平。
15.如權利要求14所述的多米諾鎖存電路，其中所述維持電路包括第二和第三N型溝道器件，其共同連接至所述第二和第三節點，并共同構成第一電平狀態維持通道，在該第三節點和所述對稱時鐘信號皆為第二電平時，該第一電平狀態維持通道被致能以將該第二節點拉至第一電平，否則被禁能；以及第三P型溝道器件，其連接至該第二和第三節點以及該第二N型溝道器件，其中所述第一N型溝道器件和該第三P型溝道器件共同構成第二電平狀態維持通道，在該第一和第三節點皆為第一電平時，該第二電平狀態維持通道被致能以將該第二節點拉至第二電平，否則被禁能。
16.如權利要求11所述的多米諾鎖存電路，其中所述寫入電路包括第一P型溝道器件，其連接至所述第一和第二節點，并于該第一節點變為第一電平時將該第二節點拉至第二電平；第一N型溝道器件，其連接至該第二節點，并接收所述對稱時鐘信號；以及第二N型溝道器件，其連接至該第一N型溝道器件和該第一節點；其中該第一和第二N型溝道器件于該對稱時鐘信號變成第二電平時，若該第一節點維持于第二電平則共同將該第二節點拉至第二電平。
17.如權利要求16所述的多米諾鎖存電路，其中所述維持電路包括第二和第三P型溝道器件，其共同連接至所述第二和第三節點，并共同構成第二電平狀態維持通道，在該第三節點和所述對稱時鐘信號皆為第一電平時，該第二電平狀態維持通道被致能以將該第二節點拉至第二電平，否則被禁能；以及第三N型溝道器件，其連接至該第二和第三節點以及該第二N型溝道器件，其中所述第二N型溝道器件和該第三N型溝道器件共同構成第二電平狀態維持通道，在該第一和第三節點皆為第二電平時，該第二電平狀態維持通道被致能以將該第二節點拉至第一電平，否則被禁能。
18.如權利要求11所述的多米諾鎖存電路，下列元件之一及其任意組合利用90納米絕緣體上硅制程被制成集成電路所述多米諾級；所述寫入級；所述反相器；所述第一與第二電平維持通道；以及所述輸出級。
19.一種鎖存一個以上輸入數據信號的方法，其包含當近似對稱的時鐘信號是第二電平時將第一節點預充電至第一電平；當該近似對稱的時鐘信號是第一電平時，依據該一個以上輸入數據信號估算一邏輯函數，以控制該第一節點的狀態；當該近似對稱的時鐘信號是第一電平時，配合該第一節點的狀態控制第二節點的狀態；將第三節點的狀態定義為該第二節點的狀態的反相；當該第一和第三節點皆為第一電平時，致能第二電平狀態維持通道以維持該第二節點于第二電平，否則禁能該第二電平狀態維持通道；當該近似對稱的時鐘信號和該第三節點皆為第二電平時，致能第一電平狀態維持通道以維持該第二節點于第一電平，否則禁能該第一電平狀態維持通道；以及當該近似對稱的時鐘信號是第二電平時，依據該第一和第三節點的狀態鎖存輸出節點的狀態。
20.如權利要求19所述的鎖存一個以上輸入數據信號的方法，其中所述估算一邏輯函數以控制該第一節點的狀態包含當該邏輯函數成立時，將該第一節點拉至第二電平，當該邏輯函數不成立時，則維持該第一節點于第一電平。
21.如權利要求19或20所述的鎖存一個以上輸入數據信號的方法，其中所述配合該第一節點的狀態控制第二節點的狀態包含當該近似對稱的時鐘信號變為第一電平時，若該第一節點拉至第二電平則將該第二節點拉至第一電平，若該第一節點維持于第一電平則將該第二節點拉至第二電平。
全文摘要
一種多米諾鎖存器，包括多米諾級、寫入級、反相器、第一電平維持通道、第二電平維持通道和輸出級。所述多米諾級被連接到近似對稱時鐘信號，并且根據至少一個數據信號和近似對稱時鐘信號的狀態來估算邏輯函數，當近似對稱時鐘信號為第二電平時，所述多米諾級對一預充電節點預充電至第一電平；當近似對稱時鐘信號為第一電平而邏輯函數成立時，則將該預充電節點放電到第二電平狀態；當近似對稱時鐘信號為第一電平而邏輯函數不成立時，則維持該被充電節點在第一電平；其中當近似對稱時鐘信號為第一電平時，其至少一個數據信號的鎖存狀態被提供給多米諾級。
文檔編號H03K19/017GK1929307SQ20061015438
公開日2007年3月14日 申請日期2006年9月25日 優先權日2005年10月14日
發明者詹姆斯·R·倫德伯格, 雷蒙德·A·伯特倫 申請人:威盛電子股份有限公司