專利名稱：超低功耗集成電路中的緩沖器的制作方法
技術領域：
本發明涉及緩沖器，尤其地涉及用于低功耗集成電路中的緩沖器。
技術背景在集成電路設計中，緩沖器設計一般都是直接用若干個反相器串 聯來實現，如圖1所示的一種傳統的緩沖器的電路，其中包括兩級反相器，第一級反相器包括串聯的增強型PMOS管Ml和增強型NMOS管M3，第二級反相器包括串聯的增強型PMOS管M2和增強型NMOS管M4，第一級反相器的輸出作為為第二級反相器的輸入，信號經過兩級反向之后仍然保持原來的電平，但時間延遲，乂人而達到緩沖器的功 臺匕B匕。這種電路結構簡單，但是，當第一級反相器的輸出電壓從"高"到"低"或者從"低"到"高"跳變時，會使PMOS管M2和NMOS 管M4同時處于亞閾值狀態，兩個管子同時導通，此時產生很大的穿 通電流，這對于低功耗集成電路設計來說是要盡量避免的。發明內容本發明公開了一種應用于低功耗集成電路中的緩沖器，其可以避 免緩沖器中的反相器的兩個MOS管同時導ii，產生穿通電流。該緩沖器包括
第一級反相器A1、第一級反相器A2和第二級反相器B，其中， 第一級反相器Al和A2的輸入端連接到一起，第一級反相器Al的輸 出電壓輸入到第二級反相器B中的PMOS管M5的柵極，第一級反相 器A2的輸出電壓輸入到第二級反相器B中的NMOS管M6的柵極。所述第一級反相器Al包括PMOS管Ml和NMOS管M2,其中， 所述PMOS管Ml的柵極與NMOS管M2的柵極相連接并連接到輸入 電壓端Vi，所述PMOS管Ml的源極接電源電壓，所述NMOS管M2 的源極接地，所述PMOS管Ml的漏極與NMOS管M2的漏極相連接。所述PMOS管Ml的寬長比大于1,所述NMOS管M2的寬長比 小于1。所述第一級反相器A2包括PMOS管M3和NMOS管M4，其中， 所述PMOS管M3的柵極與NMOS管M4的柵極相連接并連接到輸入 電壓端Vi，所述PMOS管M3的源極接電源電壓，所述NMOS管M4 的源極接地，所述PMOS管M3的漏極與NMOS管M4的漏極相連接。所述PMOS管M3的寬長比小于1，所述NMOS管M4的寬長比 大于l。所述PMOS管M5的源極接電源電壓，所述NMOS管M6的源極 接地，所述PMOS管M5的漏極與NMOS管M6的漏極相連接作為輸 出電源端Vo。所述PMOS管M5和所述NMOS管M6的寬長比大于所述PMOS 管M1、 NMOS管M2、 PMOS管M3和NMOS管M4的寬長比。
根據本發明，兩個第一級反相器中的PMOS管和NMOS管的寬長 比不同，導致其導通時間不同，從而其產生的電壓到達第二級反相器 的時間點不同，防止第二級反相器中的PMOS管和NMOS管同時導通 產生導通電流。由于第二級反相器中的PMOS管M5和NMOS管M6是驅動級反 相器，其寬長比一般比較大。所以能阻止其同時導通對于超低功耗電 路設計是非常重要的。當然，在本發明中，第一級反相器A1和A2仍 然可能產生導通電流，但由于該兩個反相器中的PMOS管和NMOS管 的寬長比比較小，產生的導通電流相對也比較小，對超低功耗電路沒 有太大的影響。沖艮據本發明，可以防止PMOS管M5和NMOS管M6同時導通， 避免產生大的導通電流，可以應用于超低功耗集成電路中。
圖1為傳統的緩沖器電路圖。 圖2為本發明的緩沖器電路圖。
具體實施方式
下面結合附圖2進一步描述本發明，在圖2中，包括兩個第一級 反相器Al和A2，其中，第一級反相器Al包括串聯的PMOS管Ml 和NMOS管M2， PMOS管Ml的柵極與NMOS管M2的柵極相連接 并連接到電壓輸入端Vi， PMOS管Ml的柵極與NMOS管M2的柵極 相連接交匯于C點并作為第一級反相器Al的輸出端，PMOS管Ml 的源極接電源電壓，NMOS管M2的源極接地。第一級反相器A2包括
串聯的PMOS管M3和NMOS管M4, PMOS管M3的柵極與NMOS 管M4的柵極相連接并連接到電壓輸入端Vi, PMOS管M3的柵極與 NMOS管M4的柵極交匯于D點并作為第二級反相器A2的輸出端， PMOS管M3的源極接電源電壓，NMOS管M4的源極接地。第二級 反相器B包括串聯的PMOS管M5和NMOS管M6， PMOS管M5的 柵極與第一級反相器Al的輸出端相連接，PMOS管M6的柵極與第一 級反相器A2的輸出端相連接，PMOS管M5的柵極與NMOS管M6 的柵極相連接并作為緩沖器的輸出端Vo， PMOS管M5的源極接電源 電壓，NMOS管M6的源極接地。在本發明中，PMOS管Ml和NMOS管M4的寬長比大于1 ， NMOS 管M2和PMOS管M3的寬長比小于1，同時它們的寬長比又遠遠小于 PMOS管M5和NMOS管M6的寬長比。優選地，PMOS管Ml的寬長比為4微米:0.35微米，NMOS管 M4的寬長比為2微米:0.35微米，NMOS管M2的寬長比為1微米:2 微米，PMOS管M3的寬長比為1微米:2微米，PMOS管M5的寬長比 為16微米:0.35微米，NMOS管M6的寬長比8微米:0.35微米。在只有一個PMOS管和一個NMOS管的反相器電路中， 一個MOS 管的寬長比已定的情況下，另一個MOS管的寬長比不同，這個反相器 的輸出電平轉換的時間點也就不同。當輸入電壓Vi由高電平轉變到低電平時，由于NMOS管M2的寬 長比小于NMOS管M4的寬長比，同時PMOS管Ml的寬長比大于 PMOS管M3的寬長比，NMOS管M2的導通電阻大于NMOS管M4 的導通電阻，PMOS管Ml的導通電阻小于PMOS管M3的導通電阻， 第一級反相器A1由低電平轉變到高電平比第一級反相器A2快，因而 C點電壓先變為高點平，此時D點電壓還是4氐電平，PMOS管M5和 NMOS管M6同時關斷，Vo是高阻態保持輸出高電平。稍后D點轉變 為高電平，NMOS管M6開啟，Vo開始轉變為低電平。同理，當輸入電壓Vi由低電平轉換到高電平時，第一級反相器 Al由高電平轉換到低電平比第一級反相器A2慢，因而D點電壓先變 為低點平，NMOS管M6關閉，此時C點還是高電平，PMOS管M5 同時也是關閉的，Vo是高阻態保持輸出低電平。稍后C點轉變為低電 平，PMOS管M5開啟，Vo開始轉變為高電平。應當理解，對本領域技術人員顯而易見的修改和替換應認為在本 發明的保護范圍內。例如，加大本發明中的MOS管的寬長比的差距， 使得兩個反相器的轉換速度差別更大。
權利要求
1. 一種用于超低功耗集成電路中的緩沖器，其特征在于，其包括第一級反相器(A1)、第一級反相器(A2)和第二級反相器(B)，其中，第一級反相器(A1)和(A2)的輸入端連接到一起，第一級反相器(A1)的輸出電壓輸入到第二級反相器(B)中的PMOS管M5的柵極，第一級反相器(A2)的輸出電壓輸入到第二級反相器(B)中的NMOS管M6的柵極。
2、 如權利要求1所述的緩沖器，其特征在于，所述第一級反相器 (Al )包括PMOS管Ml和NMOS管M2,其中，所述PMOS管Ml的柵極與NMOS管M2的柵極相連接并連接到輸入電壓端(Vi),所述 PMOS管Ml的源極接電源電壓，所述NMOS管M2的源極接地，所 述PMOS管Ml的漏極與NMOS管M2的漏極相連接。
3、 如權利要求2所述的緩沖器，其特征在于，所述PMOS管Ml 的寬長比大于l,所述NMOS管M2的寬長比小于1。
4、 如權利要求3所述的緩沖器，其特征在于，所述PMOS管Ml 的寬長比為4微米:0.35微米，所述NMOS管M2的寬長比為1微米:2 微米。
5、 如權利要求1所述的緩沖器，其特征在于，所述第一級反相器 (A2)包括PMOS管M3和NMOS管M4，其中，所述PMOS管M3的柵極與NMOS管M4的柵極相連接并連接到輸入電壓端(Vi),所述 PMOS管M3的源極接電源電壓，所述NMOS管M4的源極接地，所 述PMOS管M3的漏極與NMOS管M4的漏極相連接。
6、 如權利要求5所述的緩沖器，其特征在于，所述PMOS管M3 的寬長比小于l,所述NMOS管M4的寬長比大于1。
7、 如權利要求6所述的緩沖器，其特征在于，所述PMOS管M3 的寬長比為1微米:2微米，所述NMOS管M4的寬長比為2微米:0.35微米。
8、 如權利要求1所述的緩沖器，其特征在于，所述PMOS管M5 的源極接電源電壓，所述NMOS管M6的源極接地，所述PMOS管 M5的漏極與NMOS管M6的漏極相連接作為輸出電源端(Vo )。
9、 如權利要求8所述的緩沖器，其特征在于，所述PMOS管M5 和所述NMOS管M6的寬長比大于所述PMOS管Ml、 NMOS管M2、 PMOS管M3和NMOS管M4的寬長比。
10、 如權利要求9所述的緩沖器，其特征在于，所述PMOS管M5 的寬長比為16微米:0.35微米，所述NMOS管M6的寬長比為8微 米:0.35微米。
全文摘要
本發明公開了一種超低功耗集成電路中的緩沖器。本發明利用兩個第一級反相器產生的電壓驅動第二級反相器達到緩沖器目的，同時，兩個第一級反相器中的PMOS管和NMOS管的寬長比不同，導致其導通時間不同，從而其產生的電壓到達第二級反相器的時間點不同，防止第二級反相器中的PMOS管和NMOS管同時導通而產生導通電流。本發明可以應用于超低功耗集成電路中。
文檔編號H03K19/0185GK101212221SQ200610148350
公開日2008年7月2日 申請日期2006年12月29日 優先權日2006年12月29日
發明者劉新東, 李向宏, 坤 王 申請人:上海貝嶺股份有限公司