專利名稱：具有50%工作周期的可編程分頻器的制作方法
技術領域：
本發明涉及一種分頻器，特別是涉及一種具有50%工作周期的可編程分頻器。
背景技術：
請參考圖1,圖1為現有分頻器IO的示意圖。分頻器10包含一計數器 12， 一比較器"以及一T型觸發器16。計數器12依據一參考頻率Fref的 上升緣，輸出一序列計數。比較器14可比較一數值n與計數器12的計數， 當數值n與計數器12的計數相等時，比較器14會輸出一高電平方波，計數 器U被比較器14輸出的高電平方波觸發而重置為啟始狀態，重新依據參考 頻率Fref的上升緣，輸出一序列計數Scn。 T型觸發器16受到比較器14輸 出的高電平方波觸發，其輸出訊號就會反相，因此，分頻器10藉計數器12 及比較器14所形成的閉回路以及一 T型觸發器16即可輸出一除以2n的頻 率Fc2n。請參考圖2,圖2為現有分頻器10輸出1/4倍頻Fc4相關波形的示意圖。 當分頻器10需輸出1/4倍頻Fc4時，比較器14的比較數n會被設為2。計 數器12依據參考頻率Fref的上升緣輸出序列計數，當計數器12的計數為2 時，比較器14會輸出高電平訊號，計數器12被比較器14輸出的高電平方 波觸發而重置為啟始狀態，重新由O開始計數，因此計數器12的序列計數 Sen為每2計數即循環一次。T型觸發器16受比較器14輸出的高電平訊號 觸發，其輸出訊號就會反相，如此即可由T型觸發器16輸出端輸出工作周 期為50%的1/4倍頻Fc4。對于奇數倍的分頻，則比較數n必須在n+l與n之間切換，才能輸出一 除以2n+l的頻率Fc2n+l。請參考圖3，圖3為現有分頻器10輸出1/3倍頻 Fc3相關波形的示意圖。計數器12依據參考頻率Fref的上升緣輸出序列計 數， 一開始當計數器12的計數為2時，比較器14才會輸出一高電平方波， 計數器12被比較器14輸出的高電平方波觸發而重置為啟始狀態，重新由0 開始計數，接著當計數器12的計數為1時，比較器14就會輸出一高電平方 波，同時計數器12被重置為啟始狀態，重新由0開始計數，之后當計數器 12的計數為2時，比較器14才會輸出一高電平方波，如此循環下去。T型 觸發器16受比較器14輸出的高電平訊號觸發，其輸出訊號就會反相，由T 型觸發器16輸出的1/3倍頻Fc3的工作周期約為33%,因此當分頻數為奇 數時，分頻器10就會發生頻率Fc2n+l的工作周期不對稱的問題。發明內容本發明提供一種具有50%工作周期的可編程分頻器，包含一反相選擇裝 置，用來于一分頻數為奇數且接收到一觸發信號的瞬變時，調整該觸發信號 的瞬變之后傳來的一輸入時鐘信號相對于該觸發信號的瞬變之前傳來的該 輸入時鐘信號反相，以產生一修改的時鐘信號； 一第一觸發器，包含一時鐘 輸入端，用來輸入一關閉信號的互補信號， 一數據輸入端，用來輸入該修改 的時鐘信號的互補信號，以及一正輸出端； 一與門，包含二輸入端，分別耦 接該反相裝置的輸出端以及該第一觸發器的正輸出端，以及一輸出端，用來 輸出一延遲的時鐘信號； 一計數器，耦接于該與門的輸出端，用來依據該延 遲的時鐘信號以及該分頻數產生該觸發信號；以及一第二觸發器，包含一時 鐘輸入端，耦接于該計數器的輸出端， 一數據輸入端， 一負輸出端耦接于該 數據輸入端，以及一正輸tH端，用來輸出一輸出時鐘信號。
圖1為現有分頻器的示意圖。圖2為圖1的分頻器輸出1/4倍頻Fc4相關波形的示意圖。 圖3為圖1的分頻器輸出1/3倍頻Fc3相關波形的示意圖。 圖4為本發明可編程分頻器的示意圖。 圖5為圖4的反相選擇裝置的示意圖。 圖6為圖5的與非門組合電路的示意圖。 圖7為圖4的計數器的示意圖。圖8為圖4的可編程分頻器輸出1/5倍輸出時鐘信號的相關時序的示意圖。圖9為圖4的可編程分頻器輸出1/6倍輸出時鐘信號的相關時序的示意圖。附圖符號說明10現有分頻器12計數器14比較器16T型觸發器20可編程分頻器22反相選擇裝置24第一觸發器26計數器28第二觸發器30或門32第一或非門34第一與門36第三觸發器38第一與非門組合電路40第一與非門組合電路41--43第一至第三反相器46--48第一至第三與非門51--53第四至第六觸發器55第二與門56第三與門57第四與非門58第二或非門61-64同門(異或非門)具體實施方式
請參考圖4，圖4為冬發明可編程分頻器20的示意圖。可編程分頻器 20包含一反相選擇裝置22、 一第一觸發器24、 一計數器26、 一第二觸發器 28、 一或門30、 一第一或非門32以及一第一與門34。可編程分頻器20的 輸入信號包含一重置信號RST、 一關閉(power down)信號PD、 一輸入時鐘信 號CKIN以及一分頻數的設定值N。設定值N加1等于分頻數，所以若分頻數 為奇數，則設定值N為的最低有效位(least significant bit, LSB)C1為0, 若分頻數為偶數，則設定值N為的最低有效位CI為1。重置信號RST以及關 閉信號PD輸入或門30產生一電源重置信號PR,電源重置信號PR再與計數 器26的輸出信號RBC輸入或非門32產生觸發信號RB1。反相選擇裝置22 接收輸入時鐘信號CKIN、設定值N的位CI以及觸發信號RB1。反相選擇裝 置22于分頻數為奇數且接收到觸發信號RBI的瞬變時，調整于觸發信號RBI 的瞬變之后傳來的輸入時鐘信號CKIN相對于觸發信號RBI的瞬變之前傳來 的輸入時鐘信號CKIN反相，以產生一修改的時鐘信號CKINA。第一觸發器 24的數據輸入端接收修改的時鐘信號的互補信號CKINAB,第一觸發器24的
時鐘輸入端接收關閉信號的互補信號PDB,所以第一觸發器24的正輸出端輸 出一時鐘導通(clock-on)信號CKON。修改的時鐘信號CKINA以及時鐘導通信 號CK0N輸入與門34產生一延遲的時鐘信號CKINA1。計數器26依據設定值 N以及延遲的時鐘信號CK1NA1產生輸出信號RBC,計數器26的輸出信號RBC 由第二觸發器28的時鐘輸入端輸入，因為第二觸發器28的負輸出端耦接于 第二觸發器28的數據輸入端，所以當第二觸發器28的時鐘輸入端被觸發時， 第二觸發器28的正輸出端所輸出的信號就會反相，形成50%工作周期的輸出 時鐘信號F0UT。請參考圖5，圖5為圖4的反相選擇裝置22的示意圖。反相選擇裝置 22包含一第三觸發器36、第一與非門組合電路38、 一第二與非門組合電路 40以及第一至第三反相器41-43,其中第一與第二與門組合電路38、 40分 別具有一第一輸入端CK1、 一第二輸入端C0NT1、 一第三輸入端CK2、 一第四 輸入端C0NT2以及一輸出端CKS。反相選擇裝置22接收輸入時鐘信號CKIN、 設定值N的位C1以及觸發信號RBl,以產生修改的輸入信號CKINA。時鐘信 號CKIN由第一與非門組合電路38的第三輸入端CK2輸入，也經由第一反相 器41輸入第一與非門組合電路38的第一輸入端CK1。設定值N的位Cl由第 一與非門組合電路38的第四輸入端C0NT2輸入，也經由第二反相器42輸入 第一與非門組合電路38的第二輸入端C0NT1。觸發信號RB1由第三觸發器 36的時鐘輸入端輸入，第三觸發器36的負輸出端耦接于第三觸發器36的數 據輸入端，第三觸發器36的正輸出端耦接于第二與非門組合電路40的第二 輸入端C0NT1,也經由第三反相器43耦接于第二與非門組合電路40的第四 輸入端C0NT2。第二與非門組合電路40的第三輸入端CK2耦接于第一與非門 組合電路38的第一輸入端CK1,第二與非門組合電路40的第一輸入端CK1 耦接于第一與非門組合電路38的輸出端。第二與非門組合電路40的輸出端 輸出修改的輸入信號CKINa。請參考圖6，圖6為圖5的第一與非門組合電路38的示意圖。第二與非 門組合電路40的結構與第 一與非門組合電路38相同。第一與非門組合電路 38包含三個與非門46-48,每一與非門具有二輸入端以及一輸出端。第一與 非門46的輸出端以及第二與非門47的輸出端分別耦接于第三與非門48的 二輸入端。第一與非門46的二輸入端分別對應于第一與非門組合電路38的 第一輸入端CK1以及第二輸入端C0NT1,第二與非門47的二輸入端分別對應
于第一與非門組合電路38的第三輸入端CK2以及第四輸入端C0NT2,第三與 非門48的輸出端對應于第一與非門組合電路38的輸出端CKS。請參考圖7，圖7為圖4的計數器26的示意圖。計數器26包含第四觸 發器51、第五觸發器52、第六觸發器53、四個同門61-64、第二與門55、 第三與門56、 一第四與非門57以及一第二或非門58，上述的每一邏輯門都 具有二輸入端以及一輸出端，而上述的每一觸發器的負輸入都耦接于本身的 數據輸入端。計數器26的愉入信號包含延遲的時鐘信號CHNA1以及設定值 N，其中設定值N由四個位C8、 C4、 C2、 Cl所組成，位C8為最有效位(MSB), 位Cl為最低有效位(LSB)。延遲的時鐘信號CKINA1輸入到第四觸發器51的 時鐘輸入端以及第一同門61的第一輸入端，第一同門61的第二輸入端用來 輸入設定值N的位Cl。第四觸發器51的正輸出端耦接于第五觸發器52的時 鐘輸入端以及第二同門62的第一輸入端，第二同門62的第二輸入端用來輸 入設定值N的位C2。第五觸發器52的正輸出端耦接于第六觸發器53的時鐘 輸入端以及第三同門63的第一輸入端，第三同門63的第二輸入端用來輸入 設定值N的位C4。第六觸發器53的正輸出端耦接于第四同門64的第一輸入 端，第四同門64的第二輸入端用來輸入設定值N的位C8。第一同門61以及 第三同門63的輸出端分別耦接于第二與門55的二輸入端，第二同門62以 及第四同門64的輸出端分別耦接于第三與門56的二輸入端。第二與門55 以及第三與門56的輸出端分別耦接于第四與非門57的二輸入端，第四與非 門57的輸出端耦接于第二或非門58的二輸入端，第二或非門58的輸出端 輸出計數器26的輸出信號RBC。請參考圖8,圖8為圖4的可編程分頻器20輸出1/5倍輸出時鐘信號 FOUT的相關時序的示意圖，反相選擇裝置22接收輸入時鐘信號CKIN、設定 值N的位C1以及觸發信號RB1，在本實施例中，分頻數為5,所以設定值N 的位C8、 C4、 C2、 C1分別為0、 1、 0、 0。當設定值N的C1為0且反相選擇 裝置22接收到觸發信號RB1的瞬變時,反相選擇裝置22會將于觸發信號RB1 的瞬變之后傳來的輸入時鐘信號CKIN相對于觸發信號RB1的瞬變之前傳來 的輸入時鐘信號CKIN反相，產生修改的時鐘信號CKIM,如圖8中的修改的 時鐘信號CKINA所示，t2時段的信號相對于觸發信號RB1的瞬變之前的tl 時段的信號反相。時鐘導通信號CK0N是利用修改的時鐘信號的互補信號 CUNAB以及關閉信號的互補信號PDB輸入到第一觸發器24所產生，延遲的 時鐘信號CKINA1則是修改的時鐘信號CKINA以及時鐘導通信號CK0N作邏輯 r與」運算的結果。計數器26依據延遲的時鐘信號CKINA1以及設定值N來 做計數，產生輸出信號RBC，計數器的輸出信號RBC—方面與電源重置信號 PR作邏輯「或非」的運算產生觸發信號RB1，另一方面也用來觸發第二觸發 器28,形成50%工作周期的輸出時鐘信號F0UT。請參考圖9,圖9為圖4的可編程分頻器20輸出1/6倍輸出時鐘信號 F0UT的相關時序的示意圖，分頻數為6時，設定值N的位C8、 C4、 C2、 Cl 分別為0、 1、 0、 1。當設定值N的C1為1時，反相選擇裝置22產生的修改 的時鐘信號CKINA與輸入時鐘信號CKIN相同，再利用修改的時鐘信號CKINA 產生延遲的時鐘信號CKINA1。接著，計數器26依據延遲的時鐘信號CKINA1 以及設定值N來做計數，產生輸出信號RBC觸發第二觸發器28,以輸出具有 50y。工作周期的輸出時鐘信號FOUT。由上述可知，可編程分頻器20在分頻數 為偶數時與分頻數為奇數時最大的不同就是反相選擇裝置22產生的修改的 時鐘信號CKINA，然而不論分頻數為奇數或偶數，可編程分頻器22都可輸出 具有50%工作周期的輸出時鐘信號FOUT。綜上所述，本發明可編程分頻器包含一反相選擇裝置、 一第一觸發器、 一與門、 一計數器以及一第二觸發器。該反相選擇裝置用來于一分頻數為奇 數且接收到一觸發信號的瞬變時，調整于該觸發信號的瞬變之后傳來的一輸 入時鐘信號相對于該觸發信號的瞬變之前傳來的該輸入時鐘信號反相，以產 生一修改的時鐘信號，再利用該第一觸發器產生一時鐘導通信號，該修改的 時鐘信號以及該時鐘導通信號經過該與門產生一延遲的時鐘信號。該計數器 依據該延遲的時鐘信號以及該分頻數的設定值觸發該第二觸發器，第二觸發 器的負輸出端耦接于其數據輸入端形成一除2電路，因此得到具5oy。工作周 期的輸出時鐘信號。以上所述僅為本發明的較佳實施例，凡依本發明的權利要求所做的均等 變化與修飾，皆應屬本發明的涵蓋范圍。
權利要求
1.一種具有50％工作周期的可編程分頻器，包含一反相選擇裝置，用來于一分頻數為奇數且接收到一觸發信號的瞬變時，調整該觸發信號的瞬變之后傳來的一輸入時鐘信號相對于該觸發信號的瞬變之前傳來的該輸入時鐘信號反相，以產生一修改的時鐘信號；一第一觸發器，包含一時鐘輸入端，用來輸入一關閉信號的互補信號，一數據輸入端，用來輸入該修改的時鐘信號的互補信號，以及一正輸出端；一與門，包含二輸入端，分別耦接該反相裝置的輸出端以及該第一觸發器的正輸出端，以及一輸出端，用來輸出一延遲的時鐘信號；一計數器，耦接于該與門的輸出端，用來依據該延遲的時鐘信號以及該分頻數產生該觸發信號；以及一第二觸發器，包含一時鐘輸入端，耦接于該計數器的輸出端，一數據輸入端，一負輸出端耦接于該數據輸入端，以及一正輸出端，用來輸出一輸出時鐘信號。
2. 如權利要求1所述的可編程分頻器，其中該第一觸發器以及該第二 觸發器為D型觸發器。
3. 如權利要求1所述的可編程分頻器，其中該反相選擇裝置包含一第三觸發器，包含一時鐘輸入端，用來輸入該觸發信號， 一數據輸入端， 一負輸出端耦接于該數據輸入端，以及一正輸出端；一第一與非門組合電路，包含一第一輸入端，用來輸入該輸入時鐘信號的互補信號， 一第二輸入端，用來輸入該分頻數的設定值的互補值， 一第三 輸入端，用來輸入該輸入時鐘信號， 一第四輸入端，用來輸入該分頻數的設 定值，以及一輸出端；以及一第二與非門組合電路，包含一第一輸入端，耦接于該第二與非門組合電路的輸出端， 一第二輸入端，耦接于該第三觸發器的正輸出端， 一第三輸 入端，耦接于該第二與非門組合電路的第一輸入端， 一第四輸入端，經由一 反相器耦接于該第三觸發器的正輸出端，以及一輸出端，用來輸出該修改的 時鐘信號。
4. 如權利要求3所述的可編程分頻器，其中該第三觸發器為D型觸發器。
5. 如權利要求3所述的可編程分頻器，其中該第一與非門組合電路以及該第二與非門組合電路分別包含一第一與非門，包含二輸入端以及一輸出端； 一第二與非門，包含二輸入端以及一輸出端；以及 一第三與非門，包含二輸入端，分別耦接于該第一與非門以及第二與非 門的輸出端，以及一4命入端。
6. 如權利要求1所述的可編程分頻器，其中該計數器包含 一第四觸發器，包含一時鐘輸入端，用來輸入該延遲的時鐘信號， 一數據輸入端， 一負輸出端耦接于該數據輸入端，以及一正輸出端；一第五觸發器，包含一時鐘輸入端，耦接于該第四觸發器的正輸出端， 一數據輸入端， 一負輸出端耦接于該數據輸入端，以及一正輸出端；一第六觸發器，包含一時鐘輸入端，耦接于該第五觸發器的正輸出端， 一數據輸入端， 一負輸出端耦接于該數據輸入端，以及一正輸出端；一第一同門，包含一第一輸入端，用來輸入該分頻數的設定值的第一位， 一第二輸入端，耦接于該第四觸發器的時鐘輸入端，以及一輸出端；一第二同門，包含一第一輸入端，用來輸入該分頻數的設定值的第二位， 一第二輸入端，耦接于該第四觸發器的正輸出端，以及一輸出端；一第三同門，包含一第一輸入端，用來輸入該分頻數的設定值的第三位， 一第二輸入端，耦接于該第五觸發器的正輸出端，以及一輸出端；一第四同門，包含一第一輸入端，用來輸入該分頻數的設定值的第三位， 一第二輸入端，耦接于該第六觸發器的正輸出端，以及一輸出端；一第第二與門，包含二輸入端，分別耦接于該第一以及第三同門的輸出 端，以及一llr出端；一第三與門，包含二輸入端，分別耦接于該第二以及第四同門的輸出端， 以及一輸出端；一第四與非門，包含二輸入端，分別耦接于該第二以及第三與門的輸出 端，以及一輸出端；以及一第二或非門，包含二輸入端，分別耦接于該第四與非門的輸出端，以 及一輸出端。
7. 如權利要求1所述的可編程分頻器，其中該第四觸發器、第五觸發 器以及該第六觸發器為D型觸發器。
8.如4又利要求1所述的可編程分頻器，還包含一或門，包含二輸入端，用來輸入一重置信號以及一關閉信號，以及一輸出端；以及一或非門，包含一第一輸入端，耦接于該計數器的輸出端， 一第二輸入 端，耦接于該或門的輸出端，以及一輸出端，耦接于該反相選擇裝置。
全文摘要
可編程分頻器包含一反相選擇裝置、二觸發器、一與門以及一計數器。該反相選擇裝置用來于一分頻數為奇數且接收到一觸發信號的瞬變時，調整于該觸發信號的瞬變之后傳來的一輸入時鐘信號相對于該觸發信號的瞬變之前傳來的該輸入時鐘信號反相，以產生一修改的時鐘信號，再與該第一觸發器產生的一時鐘導通信號經過該與門產生一延遲的時鐘信號。該計數器依據該延遲的時鐘信號以及該分頻數的設定值觸發該第二觸發器，第二觸發器的負輸出端耦接于其數據輸入端形成一除2電路，因此得到具50％工作周期的輸出時鐘信號。
文檔編號H03K21/00GK101154945SQ20061014122
公開日2008年4月2日 申請日期2006年9月28日 優先權日2006年9月28日
發明者嚴敏男 申請人:升達半導體股份有限公司