專利名稱：半導體集成電路的制作方法
技術領域：
本發明涉及到半導體集成電路中的上電復位(power on reset)。
日本未經審查的專利公開No.2002-111466描述了一種提供對應于多個外部電源的上電復位電路并利用此上電復位電路的輸出的AND信號來決定在內部電路中取消上電復位的時刻的技術。在此技術中，執行上電復位以便在工作上電時確保電路的初始狀態，直至電源電壓達到規定的電壓。日本未經審查的專利公開No.2004-165732描述了一種基于內部電壓檢測電路的檢測信號與外部電壓檢測電路之間的AND信號而產生上電復位取消時刻的發明。
發明內容
本發明的發明人已經分析了在微計算機的上電復位時，取消外部接口電路中輸出緩沖器的諸如高電平輸出、低電平輸出以及高阻抗狀態之類的初始預定狀態的時刻。上電復位被執行，以便在工作電源開啟時確保電路的初始狀態，直至電源電壓達到規定的電壓，并將預定寄存數值和預定電路節點設定為特定的初始數值。例如，當作為半導體集成電路的微計算機的工作電源被開啟時，在開啟的工作電源被穩定的這段時間消逝之后，例如提供在芯片上的系統控制器控制著復位程序。根據此復位程序，CPU(中央處理器)的內部狀態被初始化，且外圍電路的寄存數值被初始化。系統控制器的初始化過程僅僅對內部電路執行。對于外部接口電路，初始化過程被執行為使電路的初始狀態能夠被確保，直至上升的工作電源電壓達到外部接口電路的一個特定電壓。例如，對于外部輸入/輸出緩沖器電路，初始化過程被執行，使高阻抗狀態(或預定的高電平輸出或低電平輸出的輸出狀態)能夠被確保。當從上電復位時開啟工作電源直至電源電壓達到規定電壓確保電路的初始狀態的觀點來規定取消上電復位時刻時，有望出現一種情況，使輸出操作由于外部輸入/輸出緩沖電路高阻抗狀態的取消而被啟動，且另一方面，借助于系統控制器的初始設定操作繼續并且在內部電路中沒有得到可操作的狀態。結果，在系統控制器對內部電路進行初始設定操作的過程中，內部電路的內部狀態未被確定，被認為是輸出操作指令的信號因而可能錯誤地產生并被送到外部輸入/輸出緩沖電路。發現當外部輸入/輸出緩沖電路響應于這一錯誤信號而錯誤地執行輸出操作時，連接到外部輸入/輸出緩沖電路的外部電路就有可能執行錯誤的操作，或不希望有的大電流在外部輸入/輸出緩沖電路中流動。在專利文獻中已公開的技術僅僅從確保電路的初始狀態直至上升的工作電源電壓達到規定電壓的觀點規定了復位取消時刻，但沒有解決本發明的發明人所認識到的問題。
本發明的目的是提供一種半導體集成電路，此半導體集成電路在工作電源開啟時確保電路的初始狀態，直至電源電壓達到規定的電壓且內部電路的狀態被穩定，并消除外部輸入/輸出緩沖電路在預定的寄存之類被設定為初始數值時出現錯誤輸出操作的可能性。
從本說明書和附圖的描述中，本發明的上述或其它的目的與新穎特點將變得明顯。
本申請所公開的代表性發明的概況簡要描述如下。
根據本發明的半導體集成電路(1)包括外部端子、外部輸入/輸出緩沖電路(7B，8F)、電源檢測電路(8D)、上電復位電路(8E)、以及內部電路(5A、5B、5C、5D)。電源檢測電路輸出一個表明從外部提供的電源電壓進入預定狀態的電源電壓檢測信號(N3)。上電復位電路接收此電源電壓檢測信號，在預定的時刻命令對內部電路進行初始設定操作，并響應于對內部電路初始設定操作的完成，而將外部輸入/輸出緩沖電路的高電平輸出、低電平輸出、以及高阻抗中的任何一種的預定初始狀態設定為能夠執行輸入/輸出操作的狀態。利用此結構，在外部輸入/輸出緩沖電路進入可操作狀態時，內部電路的初始設定已經完成。因此，由上電復位過程中伴隨初始設定過程的不希望有的信號或噪聲所造成的外部輸入/輸出緩沖電路執行錯誤輸出操作的可能性，得到了消除。
作為本發明的一種具體模式，上電復位電路輸出一個信號(N4)，用來確保預定電路節點的初始狀態直至內部電路被命令進行初始設定操作。
作為另一具體模式，第一電源電壓(VCC)被提供給外部輸入/輸出緩沖電路、電源檢測電路、以及上電復位電路，且第二電源電壓(VDD)被提供給內部電路。電源檢測電路具有用來檢測第一電源電壓的提供的第一電路(8Dvc)以及用來檢測第二電源電壓的提供的第二電路(8Dvd)，并將第一電路檢測的第一電源電壓結果與第二電路檢測的第二電源電壓結果之間的AND信號設定為電源電壓檢測信號。于是，就能夠可靠地確保電路的初始狀態。
作為另一具體模式，當電源檢測電路進行檢測時，在檢測第一電源電壓和第二電源電壓的提供之后，停止由第二電路提供第二電源電壓，外部輸入/輸出緩沖電路從可操作狀態被改變到高電平輸出、低電平輸出、以及高阻抗輸出中任何一個的預定狀態。因此，當由于第二電源電壓停止提供而變成不可能確保內部電路的正常工作時，能夠防止外部輸入/輸出緩沖電路執行錯誤的輸出操作。
作為另一具體模式，內部電路具有系統控制器(6A)。此系統控制器接收內部電路的初始設定操作指令，接收來自外部的時鐘信號(RTC)，與接收的時鐘信號同步地控制對內部電路的初始設定操作，并在初始設定操作完成時，將初始化完成信號(N6)送到上電復位電路。
作為另一具體模式，內部電路具有第一電路區(5)以及第二電路區(6)，在第二電源電壓被提供給電源端子的狀態下，第二電源電壓能夠被選擇性地停止提供給第一電路區(5)，而第二電源電壓總是被提供給第二電路區(6)。系統控制器被形成在第二電路區內。以這種方式，能夠防止系統控制器變得無法使用。
作為另一具體模式，內部電源開關控制器(6B)被提供在第二電路區內，用來控制第二電源電壓是否被提供給第一電路區。系統控制器形成內部電源開關控制器的初始設定，以便響應于來自上電復位電路的初始設定操作命令而將第二電源電壓提供給第一電路區。在上電復位過程完成之后，任何一個內部電路都能夠被確保為可操作。例如，能夠確保在完成之后立即執行升壓程序編程過程。
作為另一具體模式，內部電路具有中央處理器(5A)以及中央處理器的外圍電路(5B、5C、5D、6B)。系統控制器初始化中央處理器的內部狀態，并響應于來自上電復位電路的初始設定操作命令而將外圍電路的預定寄存設定為初始數值。
由本申請公開的個代表性發明得到的效果簡述如下。本發明能夠在工作電源開啟時確保電路的初始狀態，直至電源電壓達到規定的電壓且內部電路的狀態被穩定，并在預定寄存之類被設定為初始數值時消除外部輸入/輸出緩沖電路的錯誤輸出操作。
圖1是其中應用本發明的微計算機的方框圖。
圖2是方框圖，示出了微計算機中上電復位的詳細結構。
圖3是方框圖，示出了輸入/輸出緩沖器的一個例子。
圖4是微計算機中上電復位操作的時間圖。
圖5示出了一個比較例，其中，系統控制器進行的初始設定和啟動輸入/輸出緩沖器的控制被彼此分開。
具體實施例方式
圖1示出了一種其中應用本發明的微計算機。利用互補MOS集成電路技術之類，圖中所示的微計算機1被制作在單晶硅之類組成的單個半導體襯底2上。作為外部端子的許多鍵合焊點3和4，被排列在半導體襯底的外圍。
在半導體襯底2的中心部分內，第一電路區5以及第一電路區5外面的第二電路區6，被提供作為內部電路區。在第一電路區5中，中央處理器(CPU)5A被提供作為內部電路，且數字信號處理器(DSP)5B、隨機存取存儲器(RAM)5C、時鐘脈沖發生器(CPG)5D等被形成作為外圍電路。時鐘脈沖發生器5D具有鎖相環電路(PLL)和延遲鎖相環電路(DLL)，并對來自外部的時鐘信號的頻率進行分割，從而產生內部時鐘信號。在第二電路區6中，安置了代表性地示出的系統控制器(SYSCON)6A和內部電源開關控制器(SWCON)6B。內部電源開關控制器6B被定位作為中央處理器5A的外圍電路之一。內部電路區5和6的工作電源電壓是VDD。電源電壓VDD例如是1.2V。
第二電路區6與鍵合焊點3之間的區域是輸入/輸出電路區7，而第二電路區6與鍵合焊點4之間的區域是輸入/輸出電路區8。在輸入/輸出電路區7中，制作了代表性地示出的外部接口電路7A-7C。外部接口電路7A-7C采用外部電源電壓VCC2作為工作電源。外部電源電壓VCC2例如是3.3V。外部接口電路7A是外部電源電壓VCC2的一個電源單元，且包括未示出的ESD(靜電放電)保護元件，3A表示外部接口電路7A的電源焊點。外部接口電路7B是代表性地示出的輸入/輸出緩沖器(IOBUF)，3B表示外部接口電路7B的輸入/輸出焊點。外部接口電路7C是用來檢測外部電壓VCC2的電路(DCTVC2)。
在輸入/輸出電路區8中，制作了代表性地示出的外部接口電路8A-8F。外部接口電路8A-8F采用外部電源電壓VCC作為工作電源。外部電源電壓VCC例如是2.8V。8A表示時鐘信號RTC的時鐘輸入緩沖器(BUFRTC)，且4A表示時鐘輸入緩沖器8A的時鐘輸入焊點。8B表示外部電源電壓VCC的電源單元(BUFVC)，包括未示出的EDR保護電路。4B表示電源單元8B的電源焊點。8C表示內部電路區5和6的工作電源電壓VDD的電源單元(BUFVD)，包括未示出的EDS保護電路。4C表示電源單元8C的電源焊點。8D表示用來檢測電源電壓VDD和VCC的電路(DTCPO)。8E表示上電復位電路(POWRST)，而4E表示延遲元件例如電容性元件9的連接焊點。外部接口電路8F表示代表性地示出的輸入/輸出緩沖器(IOBUF)，而4F表示外部接口電路8F的輸入/輸出焊點。外部接口電路7B或8F的數目可以根據微計算機的結構和為輸入/輸出操作而準備外部接口電路7B或8F的所需數目而變化。
雖然未示出，但中央處理器(CPU)5A具有命令控制器和執行器，命令控制器用來提取命令、對提取的命令進行譯碼、以及控制執行命令的過程，執行器用來根據命令控制器的控制而執行命令。執行器具有計算單元和各種寄存器等，并執行有關命令執行的數據計算和地址計算。數字信號處理器5B根據從CPU 5A提供的DSP命令而執行數字信號處理計算，從而減輕CPU 5A的計算負擔。數字信號處理器5B具有AND計算單元和各種寄存器等。
在電源電壓VDD被提供給電源焊點4C的情況下，內部電路區5被設定為其上停止提供電源電壓VDD的電路區，而第二電路區6被設定為其上總是提供電源電壓VDD的電路區。內部電源開關控制器6B控制著電源電壓VDD是否被提供給電路區5。利用內部電源開關控制器6B，系統控制器6A控制并監視著諸如復位程序和電源中斷功能之類的整個微計算機的工作。系統控制器6A和內部電源開關控制器6B等被制作在其上總是保持電源電壓VDD提供的第二電路區6中，從而防止了系統控制器6A和內部電源開關控制器6B等無法工作。
圖2示出了微計算機1的上電復位的詳細結構。微計算機1不必有電接收來自外部的復位信號。電源電壓檢測電路8D具有用來檢測電源電壓VCC的第一檢測電路部分(DTCVC)以及用來檢測電源電壓VDD的第二檢測電路部分(DTCVD)。當提供的電源電壓變成規定的電壓時，檢測電路部分8Dvc和8Dvd將檢測信號N1和N2改變成高電平。檢測信號N1和N2被提供給其中產生AND信號的AND門11。此AND信號被用作電源電壓檢測信號N3。上電復位電路8E接收電源電壓檢測信號N3，且當電源電壓檢測信號N3被改變到高電平時，在根據由電容性元件9的電容數值所決定的時間常數的延遲時間消逝之后，上電復位電路8E將信號N4設定為高電平。雖然未示出，但信號N4被提供給微計算機1中的各種電路。在信號N4處于低電平的周期內，在開始提供的工作電源尚未穩定的狀態下，各種電路預定節點的電平被控制成確保各種電路預定節點的初始狀態。借助于將信號N4的低電平反轉成高電平，來取消信號N4確保各節點初始狀態的功能。簡而言之，由于確保了預定節點的初始狀態，故復位操作被取消。
利用上述各操作并未完成微計算機1中的上電復位過程。信號N4被提供給系統控制器6A。利用系統控制器6A的控制，來執行CPU5A和外圍電路的初始設定。具體地說，系統控制器6A將信號N4到高電平的改變識別為初始設定操作指令。響應于此識別，系統控制器6A對CPU 5A的初始狀態進行初始設定，并執行將諸如時鐘脈沖發生器5D、數字信號處理器5B、以及內部電源開關控制器6B之類的外圍電路的控制寄存器設定為初始數值的操作。此操作與時鐘信號RTC同步執行。響應于信號N4的高電平，時鐘信號RTC能夠從時鐘輸入緩沖器8A被提供。此時鐘信號RTC是例如32kHz的時鐘信號。在內部電源開關控制器6B的初始設定中，控制寄存器被初始化成選擇對電路區5的電源電壓VDD的提供，以便確保任何一個內部電路在完成上電復位過程之后變成可工作。簡而言之，電源電壓VDD的提供被選擇成能夠在其后立即執行諸如升壓程序之類的編程過程。
在完成諸如CPU 5A以及外圍電路的控制寄存器的初始狀態的初始設定之類的初始化之后，系統控制器6A將信號N6改變到高電平，并將此高電平信號N6送到上電復位電路8E。響應于信號N6的高電平，上電復位電路8E將信號N7和N8改變到高電平。AND門12計算信號N7與N3之間的AND，從而產生AND信號N9。利用信號N8和N9，來控制是設定還是取消排列在輸入/輸出電路區8中的輸入/輸出緩沖器8F的輸入/輸出狀態的固定。例如，當信號N8和N7處于低電平時，到輸入/輸出緩沖器8F外部的輸出被固定在高阻抗，而到內部的輸出被固定在低電平。當信號N8和N7被設定為高電平時，輸入/輸出緩沖器8F能夠根據來自內部電路的指令而執行輸出/輸入操作。例如，根據其上連接輸入/輸出緩沖器8F的端子和外部器件的結構而預期的初始輸出狀態，不一定要是高阻抗狀態。此輸出狀態可以是高電平輸出或低電平輸出。
下面來描述用來啟動設定或取消固定輸入/輸出緩沖器8F的輸入/輸出狀態的結構。圖3示出了輸入/輸出緩沖器8F的一個例子。輸入/輸出緩沖器8F具有共用輸入/輸出焊點4F的輸出電路20和輸入電路21、電平上拉移位器22-24、以及電平下拉移位器25。各電平上拉移位器22-24是一種用來將1.2V的輸入信號幅度提高到2.8V的信號幅度的電路。當信號N9處于低電平時，電平上拉移位器22-24的輸出被固定到低電平。當信號N9處于高電平時，提高信號幅度的操作被啟動。電平下拉移位器25是一種用來將2.8V的輸入信號幅度降低到1.2V的信號幅度的電路。當信號N8處于低電平時，電平下拉移位器25的輸出被固定到低電平。當信號N9處于高電平時，降低信號幅度的操作被啟動。輸出電路20取三態緩沖器的形式，而輸入電路21取AND門的形式。當接收電平上拉移位器23的輸出的輸出電路20的三態控制端子處于低電平時，輸出電路20被設定在高輸出阻抗狀態。當三態控制端子處于高電平時，輸出電路20的輸入/輸出操作被啟動。當由輸入電路21的一個輸入端子接收的電平上拉移位器24的輸出處于低電平時，輸入電路21的輸出被固定在低電平。當電平上拉移位器24的輸出處于高電平時，輸入電路21的輸入被傳輸作為輸出。因此，當信號N8和N7處于低電平時，輸入/輸出焊點4F被固定到具有高阻抗，且輸入數據Din被固定在低電平。換言之，輸出電路20被設定在高阻抗狀態，且輸入電路21的輸出被固定在低電平。這種狀態是固定的輸入/輸出狀態。當信號N8和N7被設定為高電平時，響應于輸出啟動信號Eout的高電平，數據輸出Dout被啟動，此輸出響應于輸出啟動信號Eout的低電平而被中斷，焊點4F的數據可以被接收作為響應于高電平輸入啟動信號Ein的數據Din，且此接收操作響應于輸入啟動信號Ein的低電平而被中斷。
排列在輸入/輸出電路區7中的輸入/輸出緩沖器7B的輸入/輸出狀態是否被固定，也基于信號N8和N9而被控制。AND門13計算信號N9與N10之間的AND，當外部電源電壓VCC2的穩定被電源電壓檢測電路7C檢測時，此AND被設定為高電平。AND信號N11和信號N8被用來控制輸入/輸出緩沖器7B的輸入/輸出狀態的固定是被設定還是被取消。輸入/輸出緩沖器7B可以具有圖3所示的基本結構，但電平上拉移位器和電平下拉移位器的信號幅度不同于圖3的。在從AND門12的輸出N9延伸到AND門13的輸入之一的路徑中，示出了一個電平上拉移位器(LUSFT)14。電平上拉移位器14是一種基于輸入/輸出電路區7的工作電源電壓VCC2高于VCC的事實而用來將2.8V的信號幅度提高到3.3V的信號幅度的電路。要理解的是，電平上拉移位器14是一種對應于AND門13的輸入端子之一被排列的電路，但被示為提供在外面的電路。因此，對于上電復位電路8E等，必須的電平上拉和電平下拉移位器也對應于輸入和輸出端子被排列。
圖4示出了上電復位操作的時間圖。在圖4中，工作電源電壓按VCC、VCC2、以及VDD的順序上升，且它們的上升速度彼此不同。對于從上電到所有被開啟的電源的電平被穩定之后的時間t0的周期，微計算機1中的各種電路的預定節點的初始狀態，被信號N4的低電平確保。當由信號N4確保各節點的初始狀態的功能在時間t0之后被取消時，CPU 5A被系統控制器6A初始化，且外圍電路的控制寄存器的初始數值被設定，并在時間t1完成各操作。雖然未示出，但在此后，CPU 5A獲取復位向量，并執行復位異常處理等。
利用此上電復位電路結構，在輸入/輸出緩沖器8F和7B變得可操作時，電路區5中的諸如CPU5A之類的內部電路的初始化已經由系統控制器6A完成。因此，能夠消除伴隨上電復位過程中初始化過程的來自電路區5的不希望有的信號或噪聲所造成的輸入/輸出緩沖器8F和7B執行錯誤操作的可能性。下面將本發明與圖5的比較例進行比較。在此比較例中，由系統控制器(SYSCON)執行的CPU和外圍電路的初始化，與來自外部的RTC時鐘同步開始，并在電源電壓上升之后，輸入/輸出緩沖器(IOBUF)與計數器(COUNT)的時鐘RTC往上計數時刻同步被啟動。在此比較例中，依賴于計數器(COUNT)往上計數數值的設定、上電時刻、功率上升速度、提供RTC時鐘的時刻等，存在著諸如CPU之類的內部電路的初始化在輸入/輸出緩沖器的工作被啟動時尚未完成的情況。在本發明中，不出現這種情況。
由于上電復位電路(POWRST)8E工作于電源電壓VCC，故必須首先提供電源電壓VCC。在提供電源電壓VCC之后，能夠確保上述效果，而不管電源電壓VCC2和VDD以及諸如不同電源電位的VCC3和VCC4之類的其它多個電源電壓的順序如何，也不管上升速度如何。確保電路節點在電源上升時的初始狀態、由系統控制器進行初始化、以及在高阻抗狀態下啟動輸入/輸出緩沖器的控制，被順序地控制。
而且，信號N9是信號N7與N3之間的AND信號。當在來自端子4B的電源VCC被保持的情況下停止從電源端子4C提供工作電源電壓VDD時，信號N9被立即改變到低電平。響應于此改變，輸入/輸出緩沖器8F的輸出電路20被設定為高阻抗狀態。因此，當輸入/輸出緩沖器8F由于停止提供電源電壓VDD而變得不能確保諸如CPU5A之類的內部電路的正常工作時導致的輸入/輸出緩沖器8F的錯誤輸出操作能夠被抑制。
基于各個實施方案，上面已經具體地描述了本發明人得到的本發明。顯然，本發明不局限于這些實施方案，而是能夠進行各種修正而不偏離本發明的主旨。
例如，對內部電路的工作電源提供可以不被選擇性地停止。可以利用內部電源開關控制器，用諸如CPU或DSP之類的電路模塊本身來執行電源提供的選擇性停止。此芯片上電路模塊不局限于CPU和DSP之類，而是可以適當地改變。輸入/輸出緩沖器的結構不局限于圖3的結構，而是可以是其它的推挽結構和開放漏結構之類。本發明不僅能夠被應用于微計算機，而是還能夠被應用于其它數據處理器、存儲器、驅動器等的各種半導體集成電路。
權利要求
1.一種半導體集成電路，包括外部端子；外部輸入/輸出緩沖電路；電源檢測電路；上電復位電路；以及內部電路，其中，電源檢測電路輸出一個表明從外部提供的電源電壓進入預定狀態的電源電壓檢測信號，且其中，上電復位電路接收此電源電壓檢測信號，在預定的時刻命令對內部電路進行初始設定操作，并響應于對內部電路初始設定操作的完成，而將外部輸入/輸出緩沖電路的高電平輸出、低電平輸出、以及高阻抗中的任何一種的預定初始狀態設定為能夠執行輸入/輸出操作的狀態。
2.根據權利要求1的半導體集成電路，其中，上電復位電路輸出一個信號，用來確保預定電路節點的初始狀態，直至內部電路被命令進行初始設定操作。
3.根據權利要求2的半導體集成電路，其中，第一電源電壓被提供給外部輸入/輸出緩沖電路、電源檢測電路、以及上電復位電路，且第二電源電壓被提供給內部電路，且其中，電源檢測電路具有用來檢測第一電源電壓的提供的第一電路以及用來檢測第二電源電壓的提供的第二電路，并將第一電路檢測的第一電源電壓結果與第二電路檢測的第二電源電壓結果之間的AND信號設定為電源電壓檢測信號。
4.根據權利要求3的半導體集成電路，其中，當電源檢測電路進行檢測時，在檢測第一電源電壓和第二電源電壓的提供之后，停止由第二電路提供第二電源電壓，外部輸入/輸出緩沖電路從可操作狀態被改變到高電平輸出、低電平輸出、以及高阻抗中任何一個的預定狀態。
5.根據權利要求4的半導體集成電路，其中，內部電路具有系統控制器，且其中，此系統控制器接收內部電路的初始設定操作指令，接收來自外部的時鐘信號，與接收的時鐘信號同步地控制內部電路的初始設定操作，并在初始設定操作完成時，將初始化完成信號送到上電復位電路。
6.根據權利要求5的半導體集成電路，其中，內部電路具有第一電路區以及第二電路區，在第二電源電壓被提供給電源端子的狀態下，能夠選擇性地停止提供第二電源電壓到第一電路區，而第二電源電壓總是被提供給第二電路區，且其中，系統控制器被形成在第二電路區內。
7.根據權利要求6的半導體集成電路，其中，內部電源開關控制器被提供在第二電路區內，用來控制第二電源電壓是否被提供給第一電路區，且其中，系統控制器進行內部電源開關控制器的初始設定，以便響應于來自上電復位電路的初始設定操作命令而將第二電源電壓提供給第一電路區。
8.根據權利要求7的半導體集成電路，其中，內部電路具有中央處理器以及外圍電路，且其中，系統控制器初始化中央處理器的內部狀態，并響應于來自上電復位電路的初始設定操作命令而將外圍電路的預定寄存器設定為初始數值。
9.一種半導體集成電路，包括外部端子；外部輸入/輸出緩沖電路；電源檢測電路；上電復位電路；以及內部電路，其中，電源檢測電路輸出一個表明從外部提供的電源電壓進入預定狀態的電源電壓檢測信號，且其中，上電復位電路接收此電源電壓檢測信號，在預定的時刻命令對內部電路進行初始設定操作，輸出一個用來確保預定電路節點初始狀態直至被命令進行初始設定操作的信號，并響應于對內部電路初始設定操作的完成，而將外部輸入/輸出緩沖電路設定為能夠執行輸入/輸出操作的狀態。
10.根據權利要求9的半導體集成電路，其中，響應于內部電路初始設定操作的完成，外部輸入/輸出緩沖電路從高電平輸出、低電平輸出、以及高阻抗狀態中的任何一種的預定初始狀態被控制為能夠執行輸入/輸出操作的狀態。
全文摘要
本發明的目的是在上電時確保電路的初始狀態直至電源電壓被穩定，并防止外部輸入/輸出緩沖電路的輸出電路在將預定寄存數值之類設定為初始數值時執行錯誤的操作。電源檢測電路輸出一個表明從外部提供的電源電壓進入預定狀態的電源電壓檢測信號。上電復位電路接收此電源電壓檢測信號，在預定時刻命令對內部電路進行初始設定操作，并響應于內部電路初始設定操作的完成，將外部輸入/輸出緩沖電路從高阻抗狀態改變到可操作狀態。因此，當外部輸入/輸出緩沖電路變成可操作時，內部電路的初始設定已經完成。
文檔編號H03K19/00GK1925327SQ20061012802
公開日2007年3月7日 申請日期2006年8月31日 優先權日2005年8月31日
發明者森野直純, 入田隆宏, 五十嵐康人 申請人:株式會社瑞薩科技