精確低噪聲δ－σ模數轉換器的制作方法

專利名稱：精確低噪聲δ－σ模數轉換器的制作方法
技術領域：
本發明涉及帶有AC前饋以及合并的粗略和精細結果的Δ-∑體系結構ADC。
背景技術：
基本的Δ-∑(delta-sigma)體系結構是這樣一種結構模擬輸入值被與反饋值(經常實現為電壓)相加以產生誤差，誤差被ADC(模數變換器)積分并隨后被量化為離散值。由ADC驅動的DAC(數模變換器)產生反饋值。當反饋值等于輸入值時，積分器輸出停止傾斜，但是由于ADC-DAC組合的有限分辨率(即，反饋值被量化，而輸入值沒有，因此精確的抵消是不太可能的)，一般在環路平衡的真實點的任何一側上振蕩(hunt)。一般來說，ADC和DAC以相同速率進行操作，并且該速率對應于遠高于允許施加的輸入變化的有限帶寬的帶寬。數字濾波器響應于來自ADC的量化值的序列；數字濾波對振蕩取平均以產生對應于(可能在某些環路平衡所需的簡短延遲之后，或者幾乎是這樣)帶寬有限的輸入的最近值的結果。如果需要的話，則ADC值可被進一步處理以產生代表所施加的模擬輸入值的另一種測量結果(例如，其均方根值)的數字輸出。
剛剛描述的基本Δ-∑體系結構是公知的，并且該基本體系結構和其變體已用在多種不同應用中，如文獻所記載。具體而言，參見由Steven R.Norsworthy，Richard Schreier和Gabor C.Temes編輯的IEEE出版社于1997年出版的“Oversampling delta-sigma data converters Theory，Design andSimulation”一書(ISBN 0-7803-1045-4)。
過去幾年中已經有多種對基本Δ-∑技術的改進或擴展，因為Δ調制器首先由C.C.Cutler于1954年提出(見USP 2,927,962)，而對∑的改進由Inose，Yasuda和Murakami于1962年提出。在這些技術中，有各種方式(通過嵌套或級聯)來將體系結構的一個實例與另一個(“高階環路”)相結合以改進性能。
目前，Δ-∑體系結構是已知用于ADC的最精確的體系結構。其他ADC體系結構可能運行更快，但是Δ-∑體系結構具有主要僅僅依賴于DAC的精度和線性。這可以通過以下方式意識到考慮正是實際輸入和由DAC產生的其拷貝之間的差是反饋的來源，反饋驅動環路到達平衡(其中“平衡”包括“隨時間達到平衡”的關于正確結果連續振蕩的概念)。ADC中的任何非線性或者積分器中的偏移或非線性被環路解釋為要通過振蕩清零的進一步的誤差。這樣，我們可以認為振蕩具有對應于來自于ADC和DAC中的有限分辨率的量化的分量以及表現為使得環路平衡(通過振蕩)所需的無論何種程度的其他分量。通過定義，當環路被這樣平衡時，到DAC的數字輸入已經可以在我們可以檢測到實際輸入和反饋之間的誤差的程度上代表輸入。這就是為何積分器是Δ-∑體系結構中的一個有力元件的原因隨著時間的流逝即使非常小的誤差(考慮不平衡程度)也會被累積為可觀的量，其驅動振蕩過程并對其清零。
現在，我們相信在所結合的’241 B2專利中描述的DAC目前基本上如同其用在Δ-∑變換器中的一樣好。其是被設計為表現出非常穩定的轉變時刻和大的電壓搖擺的脈寬/占空比事件。在本申請中，我們尋找方法來操作Δ-∑ADC從而可以在商業生產的DVM(數字伏特計)中獲得最佳的線性和最大的精度。我們還注意到在文獻中描述的許多“高階環路”具有穩定性問題(例如，在某些條件下振蕩行為變為故意的和獨立的“自繞組振蕩器”，而不是一種跟蹤輸入并清除誤差的機制)。
在許多方面中，Δ-∑體系結構類似于采樣控制環路，并且所需的積分可由離散(采樣)或連續積分器機制來提供。客戶或其他大量/低成本應用想要獲得的Δ-∑變換技術的某些實例已經應用于集成電路(IC)設計技術，以在單個芯片內產生整個Δ-∑變換器。作為這些努力的一部分，經常避免使用連續積分器，而傾向于開關電容器積分技術，這種技術獨自基于在DAC和ADC進行判決以確定其輸出內的離散時間點處進行的采樣來產生輸出。(對于穩定狀態DC輸入，開關電容器積分器產生就好像在使用連續積分器時的實際連續積分器的輸出。)并且，由于開關電容器積分器使用采樣技術來強制離散時間點的概念，因此AC輸入被自動量化為一系列離散步進(在環路判決之間的間隔期間的AC輸入中的任何改變都不被看見并且被忽略)。然而，這種開關電容器積分技術受到各種誤差機制的影響，這些誤差機制限制了其作為其中一部分的Δ-∑變換器的精度(即使對于DC輸入也是如此)。目前，最高精度的Δ-∑ADC必須使用實際的連續時間(真實的模擬)積分器。
此外，如果用于Δ-∑體系結構中的反饋的環路判決時間較短(在微秒的量級)，則我們嘗試使用Δ-∑技術來生成代表具有高達100KHz等的帶寬的AC信號的數字值序列。然而，獲得DC的高精度所需的真實模擬積分器產生了與頻率有關的誤差(在積分環路誤差信號中)，該誤差隨著頻率的變高而增大，并且降低了環路性能。從而，使用帶有AC輸入的連續積分器是易于改進的Δ-∑行為的另一領域。
看起來使用實際的連續積分器執行AC信號的“額外”積分給振蕩增加了附加分量。(其只有在下面的含義下才是“額外的”AC輸入持續在用于量化和反饋調節的環路判決周期的間隔中改變，并且連續積分器看見該移動并將其結合到積分結果中。)在某種意義上，這些誤差信號中的額外移動構成了對輸出有不利影響的不希望產生的分量(只要涉及到環路的量化方面它們就會出現，其無處不在)。
因此，希望獲得一種消除了與在Δ-∑變換器中產生的與輸入頻率有關的誤差的方法，這種Δ-∑變換器是精確的并且使用連續時間真實模擬積分器。

發明內容
Δ-∑變換器通過結合了適當的高精度的DAC和用于兩個ADC的粗略/精細體系結構，實現了穩定的高速精確結果，其中積分誤差信號耦合到粗略ADC，粗略ADC的多位輸出驅動DAC產生實現了環路平衡的反饋。粗略ADC還提供結果的最高有效位。積分誤差信號還被施加到精細ADC，精細ADC的輸出位未被結合到反饋中，但是其與粗略ADC的位相組合。組合后的粗略和精細ADC的位被處理并被施加到濾波器，該濾波器對代表環路平衡的振蕩取平均。結果明顯地增大了變換器操作的分辨率，該分辨率允許在濾波之前進行可變速度—分辨率選擇。整體的線性實質上僅依賴于DAC的線性。DC前饋電路利用所施加的輸入信號的拷貝對積分器分路，以通過求和器將其施加到粗略ADC。由于受反饋驅動的振蕩對于任何靜態輸入強制誤差信號平均為零，因此積分器輸出僅僅是積分誤差信號，而不包括施加的輸入的積分，這降低了對精細ADC動態范圍的需要。AC前饋電路提供了補償電壓，該補償電壓被從積分器輸出中去除(或者被添加到其輸入)，并且校正了在積分器輸出處出現的與頻率有關的誤差(如果使用連續時間真實模擬積分機制的話)。該技術使用了最少的組件，并且與諸如開關電容器之類的離散積分技術兼容，也與用來替代優選的多位反饋的單位反饋兼容。


圖1是現有技術Δ-∑ADC的簡化框圖；圖2是結合了前饋的現有技術Δ-∑ADC的簡化框圖；圖3是合并了粗略和精細結果的改進的Δ-∑精確ADC的簡化框圖；以及圖4是代表圖3的框圖的特定優選實現方式的簡化框圖。
具體實施例方式
現參考圖1，圖1中示出了用于執行模數變換的早期的現有技術Δ-∑配置的簡化框圖1。輸入電壓2被施加到輸入導線3，從輸入導線3耦合到模擬電壓求和電路5的第一+(正)輸入4。施加到導線3的輸入電壓可在其到達第一+輸入4之前受到預先安排的合適的信號調節(未示出)，信號調節的目的可能是將輸入衰減已知量，限制dv/dt，或者通過在電壓漂移超過某一幅度時對其進行鉗制來限制電壓漂移等等。
另外，反饋電壓7施加到電壓求和電路5的第二+端6，反饋電壓7近似于更大或更小程度的施加的輸入信號2的相反極性拷貝。從而，電壓求和電路5的輸出8是誤差信號(差值)，其指示反饋電壓7實際上不是施加的輸入信號2的拷貝的情形。
在圖1的基本體系結構中，誤差信號8被積分器9積分，積分器9的輸出10被數字化(11、12、13)以用于后續的處理(16、17、18)，從而變為所需的數字輸出(19)，同時相同的數字化積分器輸出14也通過反饋DAC 15返回到模擬反饋電壓7中。(來自ADC的數字輸出14實現在DAC 15的內部以在其被變換為模擬電壓之前反轉其極性。)積分器的使用具有某些后果，理解這些后果是理解下文的有用起點。主要優點是積分器輸出充當了環路狀態歷史的累積存儲器(即，其累積了進行中的誤差以允許通過振蕩實現平衡)。如果數字化輸出14應當從反饋DAC產生沒有誤差信號8的反饋電壓7，則積分器輸出10將停止變化環路將準確收斂，并且將(理想地)保持該狀態直到在輸入中產生變化。當然，這種理想情形很少發生(如果曾經發生的話)，這是因為必須首先獲得各種條件施加的輸入2可能需要是靜態的以與ADC和DAC的離散時間特性相一致(或者至少不在除環路判決定時以外的時間變化)，并且施加的輸入需要是DAC可以精確產生的值從而產生零誤差信號。
操作的主導和典型方式是誤差信號8被以一種方式或另一種方式變為非零的小量。當前其暫時是一個較小的量，但是ADC的輸出14的增加會產生比現有誤差更大的誤差。后續的誤差信號被積分器9累積，導致其輸出10發生更大的變化，從而最終產生ADC的變化。該變化由DAC 15反映，并且也由誤差信號8反映，誤差信號8目前向另一方向偏離了一定量。積分器開始對其輸出向另一方向傾斜，直到誤差信號的極性出現另一反轉，并且同樣的情況再次發生。環路在進行振蕩。這并不是一種壞情形，我們可以確信所有一切都正常進行，并且在給定穩定輸入的情況下，誤差信號8的平均值為0(或者積分器將“看見”持久誤差，并將其積分為具有相應反饋的可動量)。從誤差信號的平均值為0我們可以得出某些結論。主要一點是如果DAC是接近理想的，則ADC的輸出的平均值必定代表輸入(這是因為DAC的輸出就是ADC的輸出)。另一結論是DAC中的任何非線性特性被產生平衡所需要的振蕩中的自動調節所掩蓋(同樣，這是在時間平均的意義上)。
Δ-∑環路的非收斂性可被認為是在長除法中發生的重復和無休止的小數。如果告知一個數字串，1428571428571…，則在某些思考之后可以確定這代表了1/7的某些變化。我們很快就可以發現，這種Δ-∑對無休止的比較是不正確的(盡管最初是有吸引力的)。為了研究這一示例，環路的輸出實際上更可能為1/7、1/8、1/7、1/9…等。
現在可以更好地理解數字濾波器16的功能。其輸出是上述的“平均”值，其目的是抑制振蕩(振蕩是值的序列)并且利用單個值來替換振蕩。回想一下，我們曾經說過，環路操作的循環時間可能比我們準備用來施加作為輸入電壓2的最快的dv/dt快許多倍。即，ADC和DAC每微秒產生新的輸出。然后濾波器16能夠在其輸出17處適當地重構(當然是數字形式的)甚至100千赫茲的輸入信號。在所施加的輸入電壓已知較慢，并且下游進一步使用的機制不想要或需要這種快速信號的表達的情況下，抽取器(decimator)18可以在其輸出19處產生較慢的數據速率。這種配置還可以在可獲得完全測量的速率和其分辨率之間實現可調節的平衡。
事實上，平均量和抽取因子可以依賴于應用或應用內的配置而變化。增加平均度減少了測量噪聲。這允許實現輸入信號帶寬和分辨率之間的平衡。當平均度較高時，通常增大抽取因子以使所期望的測量帶寬與讀取(測量)速率匹配。這正是其為何能夠實現測量速度和分辨率之間的平衡的原因。這種機制是公知的，并且ADC采樣速率對被抽取的樣品速率的比率被稱為過采樣因子。
典型地，以圖1的方式構造的傳統變換環使用單位比較器作為ADC，并且使用相對較簡單的單位DAC，同時以非常高的速率操作環路。其操作產生了位序列(即，每一位代表了正或負的滿刻度)，位序列被產生最后n位的平均值的濾波器解釋。濾波器一般具有這樣的“形狀”，其例如使得更多的權重被賦予n多位中間的若干位。應當注意，圖1的環路將產生以環路判決速率改變的誤差信號8，除非其精確收斂(很大的機會)。這些改變是進行中的變化(振蕩)中的步進。這些由以環路判決速率的步進式改變構成的進行中的變化被ADC(11、13)積分、測量，并被濾波器16從ADC的輸出14中“移去”。
在進行之前，進一步考慮與數字濾波器16和要濾波的值的特性有關的某些主題是有用的。作為這種探索的一部分，使ADC(11、13)成為多位ADC，即六位或八位ADC(其量要完全能夠實現，并且其使用是實際的)是有用的。該操作開始于識別用于濾波的整體范例。為了方便不太熟習Δ-∑的人，識別所使用的實際范例并忽略不使用的另一個是有用的。
在任何一種情況下，來自ADC的n位都被當作標識2n符號的值空間中的序數值的各個符號。因此，如果ADC為四位，則我們將毫不猶豫地將這些符號標識為簡單的十六進制數0、1、2…9、a、b、c、d、e和f。在單個位的普通情形中，兩個數是二進制1和0。在八位情形中，值空間的大小是256個符號，并且我們沒有該集合的256個不同成員的簡易名(或數字符號)的列表，也沒有該集合的可識別的傳統名(代數學領域的專家稱其為整數模28，或者I模256)，因此我們將這八位歸為一組(每一個作為熔合量(fused quantity))，并將每一個這樣的組看作“八things長”的復合符號。我們并不關注“things”(自身是二進制含義的位)，其只是一種代表符號的手段，并且在任何情況下，我們都不會簡單地將各個位級聯為一個長的串，并稱其為長二進制數。
有人可能認為變換開始，并且所產生的符號有控制符號之間如何彼此關聯的開頭。在早先的1/7的無休止小數的示例中，串142857142…的第一數字1的權重為1/10，第二數字4的權重為1/100，依此類推。其含義是Δ-∑測量周期和濾波操作都有一個開頭和一個持續時間，此后這兩者都重新開始，并且這是對特定加權和的“濾波”量所指示的。然而，除了初始起始之外，Δ-∑變換環沒有這樣的開頭。在其開始后，其僅僅不確定地運行。濾波可以在此后的任何時刻連接到輸出，并且將會在足夠多的符號已被濾波后產生有效結果；沒有第一符號，也沒有任何與符號相關聯的永久位置重要性。
因此，這就是正確的范例。環路連續運行，產生長度不確定的符號序列。濾波器具有最后q多個的符號的孔徑，并且利用施加到濾波器的最后q多個符號的加權求和來產生平均值。每次施加新的符號時，丟棄最老的一個，并且利用濾波器包含不同的q多個符號。其從該新的符號組合中產生了新的平均值(一旦流水線被填滿)，進來一個新的符號，就出去一個新的平均值。不要忘了經常出現以下的情形q多個符號序列中的中央或中間的符號在計算平均值時相比于位于序列開頭和末尾的符號被賦予更大的權重。
為了清楚說明，我們最后一次討論1/7示例。如果四位ADC被用于對稱的正或負輸入，則滿刻度結果的+(1/7)可能代表什么呢？四個位對十六個不同符號進行編碼，其含義是滿刻度的±0/8、±1/8、±2/8、±3/8…±7/8部分。我們可以將這十六個符號命名為a、b、c、d、e、f、g、h和-a、-b、-c、-d、-e、-f、-g、-h，或者我們可以將在分子中使用的±0到±7用作名稱，只要不混淆即可。不管怎么命名，在操作Δ-∑濾波器系統時，我們幾乎都肯定要用到四位組的兩個互補表示(這是優選的)或符號大小表示(S000、S001、S010…S111，其中S代表符號位)中的一種。因此，代表+1/7的一種方式是序列b、c、b、b、c、a、d、b、c…。利用統一加權，這九個符號平均到0.138888…，這比0.1428571…的期望值小0.004。更長的序列允許更好的近似，即使在輸入(目標1/7)在反饋控制的近似過程期間(緩慢地)改變也是如此。
下面，簡要討論與Δ-∑電路的設計者密切相關的話題噪聲整形，以及其是如何影響濾波器的。這要求我們采用在一定程度上是專用的“噪聲”概念，就好像專用于Δ-∑電路中的那種。
最開始，我們要注意Δ-∑操作的基本規則看起來是非常確定的(其本質上是完全可計算的)。我們還要承認，在理想情況下，簡要地說，斷言在給定對具體的Δ-∑電路的足夠詳細的描述的前提下，計算機程序(或者可能是某些其他模型)可以以一定的確定性預言環路對于任何給定的初始條件集合將會產生的符號序列。然而，實際情況是不同的。
盡管Δ-∑經常被當作其是真正的線性系統一樣來加以分析，但是在實際情況中，其包含在量化中固有的不連續性(其表現為輸出相對于輸入的非線性)。這允許產生小量的“真正”熱引入的隨機行為或類似量子的隨機行為(這兩者都是不可避免地存在著的)，以產生不可預測的內部信號波動，這種內部信號波動激勵了與非線性系統中的混亂行為相關聯的“對初始條件的敏感性”行為。我們可以認為Δ-∑大體上是線性的，但是具有某些分布的離散非線性點。因此，就好像是下面的情形一樣在具有隨機噪聲發生器的環路中具有邪惡點，并且在某些判決周期之后，長期確定可預測性消失，且關于模型中的增益、閾值和延遲無法獲得有限精度和有限量的額外細節將使其在五十或一百個判決周期后無法精確預測實際電路的行為。短期可預測性仍然存在，就好像利用統計方法預測整體行為的特性一樣。
在該情形下，分析Δ-∑行為的通常方法是由環路創建的符號行為可分為兩類。一類是作為跟蹤改變輸入的結果而發生的基礎環路響應，另一類是即使在輸入全部是穩定的且不改變的情況下也存在的振蕩。馬上我們就可看到濾波器的期望屬性是其抑制(平均)了振蕩，而不會不適當地影響濾波器環路輸出跟蹤正改變的輸入的能力。我們應當發現，振蕩是高頻行為，其極大地偏離了(在頻率軸上)我們期望環路如實地跟蹤的施加輸入的最高頻率。在某種程度上，這可以通過使環路在判決時間進行操作來安排，判決時間相對于所施加的輸入允許表現的最短時間段來說較短。
但是還不止于此。回想上面對于1/7平均的符號的示例。對于任何給定的實現方式，有一個振蕩被平均到期望分辨率所需的期望序列長度。該序列長度正是濾波器必須對其操作且移去的序列長度。在該說明書中討論的體系結構是“一階的”，并且對于一階環路而言，過采樣因子的每次加倍都引起了與振蕩有關的噪聲的一位和一位半的減小。
在記住所有上述內容后，通常的分析就是將振蕩表征為真實的隨機噪聲，然后詢問可以對環路的體系結構進行什么樣的操作以將其移到頻譜中的較高頻率位置。從而出現了應用到Δ-∑的術語“噪聲整形”。看起來還是可以進行某些操作的。
現在考慮圖2中所示的改進體系結構20。其也是傳統的，但是改進點是我們所關注的。如前面一樣，所施加的輸入電壓21出現在模擬電壓求和電路23的第一+(正)輸入22。同樣，第二+輸入24接收代表由整個環路提供的(未濾波的)輸出的(先前已反轉極性的)反饋電壓25。同樣，(粗略的)環路輸出(36)是ADC(33、34、35)的輸出，其被施加于(A)反饋DAC 37，37的輸出25被施加于電壓求和電路的第二+輸入24以產生誤差信號26；和(B)濾波器38，38的輸出39可以被抽取器40進行欠采樣以產生數字輸出41。
然而，在圖2中，實際輸入21也被施加到電壓求和器30的一個+(正)輸入31，電壓求和器30的另一個+輸入29是積分器27的輸出，其輸出32是到ADC(33、34、35)的輸入。這樣的效果是將輸入電壓21直接施加到ADC。如前面一樣，積分器由誤差信號26驅動，但是現在誤差信號26僅代表環路不能精確對輸入量化的誤差，而不包括由等待積分器跟蹤所施加的輸入電壓21的變化而引起的誤差。即，可能單位ADC和DAC僅能代表±1(乘上零到正的滿刻度)，并且甚至是多位ADC和DAC可以精確代表對應于離散的±二進制滿刻度分數值的符號。然而，這些都不能利用單個符號精確形成1/7，環路必須振蕩以實現平衡。(當然，1/7只是許多示例中的一個，我們可意識到無論何種情況，即使對于如1/2的“好”值，環路也可能永遠不會精確平衡，關鍵在于，有許多輸入值，對于這些輸入值，連續振蕩在原理上是絕對必要的。)這種量化誤差將表現在誤差信號26中，并且作為缺乏精確性的結果，將導致前面所述的振蕩行為。與所施加的輸入電壓中的突發步進(這種步進可歸因于隨著積分器27的輸出被傾斜而使誤差變零(需要約3個環路判決周期)而引起的有限環路響應)相關聯的(不同)誤差幾乎被(DC)前饋42消除，42是施加到求和器30的+輸入31的輸入22的拷貝。
對于圖2的框圖20的體系結構有某些需要關注的地方。首先，與圖1的積分器輸出10不同(其輸出與輸入電壓的全部范圍相匹配)，圖2的積分器輸出28(假定其與圖1的積分電路相同)的范圍僅是與DAC的量化的相鄰水平之間的步進相對應的一個量。其次，環路傳遞函數的分析表明其從sinc((sinx)/x)變為平坦。
現參考圖3，圖3中示出了采用圖2的框圖20作為其出發點的Δ-∑體系結構的框圖43。如果我們忽略AC前饋機制(55)，則反饋環路的操作基本就如圖2中所描述的一樣。因此，要測量的施加輸入電壓44耦合到第一電壓求和電路46的第一+(正)輸入端45。與所施加的輸入電壓近似(但是極性相反)的反饋電壓48(通過粗略測量動作，將在后面描述)被施加到第一電壓求和電路46的第二+(正)輸入47。差值電壓(也是誤差電壓49)由第一電壓求和電路46產生，并且被用作到積分器50的輸入。積分器50的輸出51耦合到電壓差電路53的+輸入52，電壓差電路53的-輸入54接收來自電路55(馬上將討論)的AC前饋電壓。來自電壓差電路53的輸出電壓68被發送到兩處。一處是第二電壓求和電路61的+輸入60，電路61的另一+輸入59是來自電路57的DC前饋電壓58(該DC前饋配置基本與圖2中所述的相同)。電壓68被發送到的另一處是到精細ADC 69的輸入，精細ADC 69包含(精細)采樣/保持電路和(精細)量化器(當然，這些組件可以不是分離的，因為ADC優選地是一個商用部件，其在功能上表現為一個整體對象)。
現在，第二電壓求和器61的輸出62被施加到粗略ADC 63，粗略ADC 63類似地包含(粗略)采樣/保持電路和(粗略)量化器(其優選地也是商用部件，且很可能是組合這兩種功能的單個部件)。如在圖2的框圖20中一樣，(粗略)ADC 63的輸出64既被用作產生期望數字輸出(76)時的組件，又被反饋作為到反饋DAC 67的輸入，反饋DAC 67(極性反轉)的輸出48被施加到第一電壓求和電路46的輸入47。
分別來自粗略和精細ADC的輸出64和70被施加到合并電路(或合并功能)66的各個輸入65和71，合并電路66組合粗略和精細值以產生精確(雖然還未經濾波等)結果(例如，作為212不同符號空間中的12位符號)。如前面一樣，來自合并電路的合并后的精確輸出72被數字濾波器73數字濾波，而濾波后的輸出74然后被抽取器75適當地抽取以產生精確輸出76。濾波進一步擴展了結果的精度。應當意識到，合并(66)、數字濾波器(73)和抽取器(75)的操作可以由控制嵌入式系統運行的軟件來執行，或者由利用復雜的集成電路實現的專用硬件來執行。
某些注釋與反饋DAC 67有關。注意，在說明書的開頭，所結合的Circuit for generating from low voltage edges higher pulses having preciseamplitudes and durations描述了反饋DAC 67的實現方式的某些優選方面。其中公開了利用低電壓邏輯電平表示的多位二進制值(到DAC的“數字”輸入)被DAC 67變換為具有精確寬度的脈沖，該脈沖具有任何一種極性的精確幅度，并且比非精確邏輯電平的電壓高得多。較高的電壓值有助于獲得好的信噪比。讀者可能已經注意到，無論是否精確，脈寬其自身都不是普通意義上的來自DAC的“模擬”輸出。這種情況下，在Δ-∑體系結構的上下文中，名稱實際是恰當的，因為對于恒定幅度的恒定占空比脈沖而言隨時間的平均值嚴格對應于唯一且穩定的模擬DC電壓，并且積分器(9、27、50)確實提供隨時間的平均值(盡管其首先被操作以與所施加的輸入電壓形成電壓差)。應當意識到，由于積分器響應于來自脈寬型DAC的一系列脈沖的寬度和幅度，并且Δ-∑變換器的線性基本由反饋DAC的線性確定，因此其適合于使我們選擇既產生精確寬度又產生精確幅度的DAC電路。在該上下文中，精確寬度意味著以固定時鐘速率發生的脈沖的精確占空比，精確幅度意味著每一脈沖與每一其他脈沖都具有相同的上升時間和幅度，而不僅僅是具有任何具體的上升時間或具體幅度。給定這些條件，與不泄漏或漂移的積分器等相耦合，我們可以對積分器輸出進行類似的精度估算。我們在下面將進一步討論圖3中的框圖43的體系結構的優點。
DAC可以使用“歸零”或“非歸零”波形用于脈寬系統。對于歸零，脈寬調制在每一判決周期期間使用兩個邊沿。對于非歸零，脈寬調制每個判決周期只使用一個邊沿。對于給定脈寬回復時間(settling time)，非歸零系統更為高效，但是輸出濾波必須拒絕判決速率一半的音調。
現在，已經描述了圖3中的關聯關系，接下來說明為什么該體系結構能夠進行精確操作。假定對于相對較長的某段時間，已經有一個作為輸入電壓44施加的穩定狀態(DC)輸入，因而環路穩定。在該狀態下進行觀察。由于輸入一段時間內是靜態的，因此AC前饋電路55的輸出是靜態的或零，從而求和器53不影響積分器輸出51，并且我們可以(目前)忽略AC前饋功能。然而，DC前饋電路57將產生與所施加的輸入電壓44高度近似的輸出。我們可以將DC前饋電路57認為是統一增益的穩定的低漂移放大器。增益不需要是精確統一的(這里的誤差是可被校準的誤差)。無論其實際增益是多少，DC前饋電路57的有效增益都應當對于所有合法水平的輸入都相同。其他的優點，如高穩定性、線性和校準周期之間的低漂移都是不重要的，因為這些如同ADC線性一樣，是被產生于變換器的反饋環路的反饋操作的相應“客戶創造的”振蕩自動清零的性能問題。
DC前饋電壓58的效果是不需要積分器來明顯改變最終使得粗略ADC 63近似所施加的輸入電壓44所需的兩個或三個環路判決周期(這種改變明顯地產生更小的誤差信號49，誤差信號49最終會結束隨后被振蕩替代的整體傾斜行為，如前所述)。簡而言之，由于施加的輸入電壓(經由DC前饋電路57)提供了其自身的拷貝，因此不需要被積分器傾斜的大的偏移，并且其開始在沒有這種傾斜的情況下振蕩。(即，DC前饋使得粗略ADC/DAC組合非常快速地產生反饋電壓48，反饋電壓48限制了誤差電壓49的大小。)這可能意味著積分器的設計不如其他部件的嚴格，因為在振蕩的同時普通積分器的輸出代表了施加的輸入電壓44的一小部分。另一方面，其他考慮因素(例如，更快的過載恢復)可以繼續得益于保持與圖1中所示配置相關聯的全動態范圍的積分器。在任何一種情況下，積分器輸出都代表所施加的輸入電壓44和粗略ADC 63的輸出64之間的誤差。積分器輸出和粗略ADC的輸出將會表現“振蕩行為”，并且需要隨時間而被適當地理解其內涵。除了振蕩行為(其是普遍存在的)外，DC前饋機制的效果是允許積分器輸出在滿刻度5％到10％的范圍內準獨立于所施加的輸入。
現在就此停住。粗略ADC執行盡可能精確的低分辨率近似。如果是自己使用的話，則后續取平均將提高其分辨率。然而，對取平均有一個極限，因為較重的濾波將減少用于跟蹤AC輸入的帶寬。如果仍然希望獲得更多的分辨率，則一種方式是使用能力更強的ADC 63。這可能變為一種昂貴的解決方案，因為其必須以至少與環路判決速率一樣快的速率進行操作。還有另一種方式。
我們已經強調Δ-∑變換器操作的本質是使得精確的收斂幾乎永遠不會發生；隨之發生的振蕩是必須通過對由ADC創造的符號序列值取平均而被考慮到的“結果”的一部分。應當意識到，對于單個ADC(如在圖2中一樣)，或者僅對于粗略ADC 63(如在圖3中一樣)，振蕩只有在由該ADC執行的量化之后才是可見的，并且是該量化的直接結果。由于任何實際量化的有限本質，我們在原理上不得不對不確定長度的符號串取平均以提取由該串代表的最大精度。
現在注意，誤差信號68僅是環路操作的振蕩分量，而且其未被量化。即，其是(在某些延遲后)(實際)輸入減去(經量化的)測量粗略值。如果我們取給定量化的粗略符號并將其與誤差信號68的正確實例相關聯，則我們有關于Δ-∑環路將如何看待輸入的“完整”描述。如果我們可以組合這兩者(粗略測量結果和精細測量結果)，則我們不再需要對不確定長度的符號串取平均以去除振蕩效果并提取出序列包含的所有信息。可以證明，我們可以獲得作為精細測量結果的誤差并將其與粗略測量結果相組合。然而，這兩者都是有限分辨率的，并且對組合的粗略/精細符號取平均仍然是一種抑制振蕩的殘留(并且未經量化的)痕跡并展現仍然“掩蓋”在符號序列中的更多精度的有用工具。
為了使這種策略成功，減法(由46執行)必須產生精度差，而且我們不僅依賴于(可選的)DC前饋的存在，還在原理上依賴于DAC 67不破壞“計算”，這就是為何我們遇到了使用精確DAC(如在結合的’241專利中描述的DAC)的麻煩的原因。因此，利用手邊的精確DAC(67)，我們用其從輸入中減去粗略ADC 63識別(在DC前饋的幫助下)作為所施加的輸入電壓44的一部分的量。該差(49)被施加到積分器50，積分器50的輸出51是差49的線性函數。(積分器有固定積分速率，因此對于固定環路判決間隔，其等同操作是將輸入乘上某一常數并將其加上前面的累積。)由于DC前饋電壓58，誤差電壓49僅是與粗略ADC 63相關聯的長期“不能精確量化并不得不振蕩”的誤差。記住以下事實是很重要的即在任何一個時刻粗略ADC的“瞬時”輸出都是不完整結果，并且我們感興趣的是其隨時間的行為(包括振蕩分量)。當然，該行為的改變本質(振蕩)由積分誤差電壓產生。
如前所述，一種獲得包含在積分誤差電壓中的信息的方式是簡單地處理由非常高性能(“粗略”)的ADC測量的振蕩行為。如上所述，另一種(較好的)方式是利用精細ADC 69單獨測量與誤差電壓有關的隔離振蕩。后一方式要優于前一方式，因為粗略ADC的動態范圍必須與所施加的輸入電壓的整個可允許偏移相匹配。從而，粗略ADC可獲得的分辨率(即八位)被映射到大的電壓搖擺中。精細ADC(可能具有10位分辨率)僅被暴露于積分誤差信號51的小得多的偏移(同樣，我們忽略了AC前饋電路55的行為，盡管其不否定該觀察)。精細ADC 69的輸出產生了振蕩的數字版本，就好像粗略ADC所作的一樣，其處于相對較高的分辨率，并且其不反映(不關注)由DC前饋機制“減去”的任何具體量。我們配置使得粗略ADC輸出64的最低有效位與來自ADC輸出70的最高有效位的精度重疊，從而它們可被合并機制66適當地級聯，合并機制66的一個輸入65接收粗略ADC輸出64，另一個輸入71接收精細ADC輸出70。在合并后，級聯結果可被處理并被取平均，就好像僅有一個確實很好(昂貴的)的高精度ADC一樣(在圖2的樣式后使用)。
繼續討論合并機制66的本質。回想一下我們關于來自圖1和2的ADC的位如何被最好地解釋為值空間中的符號以及濾波器對符號的連續序列取平均的討論。圖3的粗略和精細ADC的想法是每個ADC類似地產生其自身的相應值空間內的符號，并且如果我們正確地理解這兩個空間之間的關系，則我們可以組合粗略和精細符號的相應對的成員，以獲得屬于具有更大分辨率的值空間的另一個(精確)符號。從而，我們取得粗略符號的8位流和其關聯(通過同時發生)的10位的精細符號流，組合這些對，并創建十六位精確符號序列，該序列隨后可被濾波器取平均以獲得更大的分辨率。
下面是對合并操作的更詳細描述。其包含用于(粗略)反饋測量的單位延遲(環路判決周期)、用于測量的精細值(從前一值中減去最新值)的濾波器配置、校準精細測量對粗略測量的比例的增益元件(其可能適當地在合并電路之前并在合并電路外部，并且可能施加到數字化粗略和精細值中的任何一個或這兩者)以及經濾波和縮放的精細值與經延遲的粗略值的求和。如果增益校準是理想的，則該操作將會幾乎完全去除與環路操作的粗略ADC和DAC方面相關聯的量化誤差。(只是幾乎完全，因為精細值的量化是有限的，從而導致某些信息仍然嵌入在由振蕩產生的符號序列中。因而，取平均仍然是有序的。)應當意識到，測量噪聲被提高了大約粗略ADC和反饋DAC量化噪聲對精細ADC量化噪聲的比率。合并操作不影響線性，因為合并濾波器中的減法拒絕任何由精細ADC引入的低頻失真。
現在考慮AC前饋機制55。我們先描述為何需要這一機制，接下來說明其需要如何操作。為了開始討論為何需要AC前饋，我們假定積分器50是開關電容器類的，而非連續時間型的(即，而非對固定電容器充電/放電的連續可調恒定電流源)。開關電容器積分器工作為采樣電路，其捕獲的采樣值驅動積分器。在每次采樣時間后，其對在采樣瞬時捕獲的電壓執行操作，并且不受“真實”輸入電壓可能在采樣時刻之間表現的行為的影響。事實上，其是以離散時間量化的配置，并且實際上與Δ-∑環路體系結構的剩余部分的量化本質極好地相一致。因此在原理上，其并不表現出需要由AC前饋機制進行校正的行為。(因此為什么我們不優選使用開關電容器積分器？可用的實際電路有其他限制，如有限開關次數以及對于大信號和小信號有不同的行為，這破壞了測量精度，從而使我們優選避免使用采樣和保持電路，而是使用總是暴露于輸入信號的真正連續時間積分器。)即，原理上，理想的開關電容器積分器將產生僅為采樣時條件的函數的輸出(這也是系統的剩余部分執行判定時的情形)。任何移動信號的不良效果通過強制施加尼奎斯特采樣標準而被阻止，該標準也施加于系統整體上。在反思后，讀者將意識到就其用在圖1-2的(采樣)Δ-∑環路中的情形所需的而言，理想開關電容器積分器的行為是“無誤差的”。為了實現可與連續時間(真實)積分器相比較的行為，我們不得不對施加的輸入信號執行量化，并允許其只在由Δ-∑環路的剩余部分使用的判決時間時以按步方式改變。如果進行了這一操作，則沒有必要再討論這兩種積分技術之間的差異，并且AC前饋機制也是不必要的。
我們現在討論了當使用連續時間積分器并且允許施加的輸入電壓隨時間變化時的問題。我們認為，所施加的輸入電壓44具有帶有明顯峰峰電壓的呈正弦的AC分量和相比于環路的判決速率較長的周期。作為一個簡單(但是是精心設計的，因為通常情況下AC分量的屬性是任意的)的示例，我們假定正弦分量在判決時刻T0具有交零點。積分器將對T0到T1的間隔(一個判決時間周期)進行積分，并且為了描述其在該間隔期間的行為，我們開始討論在一系列等間距的中間點處其輸出的內容，即一百個點(T0.01-T1.00)。根據我們的假設，在T0.00我們開始積分DC分量(無論為多少)和為零的瞬時AC分量值。但是在T0.01AC分量值不再為零，因此積分器積分不同的輸入值。在T0.02仍然是不同值，等等。在該離散示例中，積分器輸出是在一百個近似點處輸入的行為的和(離散的∑，而非連續的∫)。該行為包括作為我們的AC分量的dv/dt，因此在積分器輸出中除了包括DC分量的積分外，還包括∑dv/dt。當然，這種按步分析只是說明性的工具，真實的情形是通過求極限而獲得的。現在注意，如果AC分量的頻率低至使得其周期相比于環路判決周期時間來說較長，則由上述∑dv/dt加上的值“較小”。但是這種隨AC分量周期的改變變短。
隨著AC分量的頻率接近判決速率的一半，∑dv/dt可能開始接近AC分量的峰峰漂移的63％。因此，連續時間積分器的輸出受到所施加的輸入電壓44的AC分量的影響(根據AC分量的頻率和幅度)。現在可意識到，正是由于開關電容器積分機制進行采樣并隨后忽略采樣之間的改變，才使得不受該效應的影響。(即使當受限于正式采樣次數時，一個可能目標是AC分量的存在顯示為對DC分量值的周期性擾動。這確實存在，但是在該示例的框架內，該效應將會在足夠長的判決序列中平均到零。但是隨后有這樣的問題“實際AC測量結果將會怎樣？如果不能測量音頻AC電壓則一個微秒判決時間點是什么？”我們的答復是，通過這些規則DC扮演了音頻信號的角色，并且我們確實可以利用與用于DC的相同基本濾波和抽取來產生非常精確的AC輸入波形的數字化版本。但是由于這是AC，因此這些數字化值將需要被理解為數字化采樣序列，并且如果要搜尋均方根值或峰峰值，則將需要對數字化采樣序列進行額外的適當處理。)現在，返回到AC前饋機制的原因。現在可意識到，如果Δ-∑環路的判決速率被當作采樣速率，則對于允許該采樣速率滿足尼奎斯特要求的AC信號而言，連續時間積分器的輸出包括誤差，該誤差在被AC信號的幅度加以縮放時，隨著AC信號的頻率而增大。該誤差對應于ADC傳遞函數的統一性的偏離，并且在許多Δ-∑應用中是不希望發生的。在本申請中允許該誤差保持較大值的一個明顯缺點是其增大了精細ADC必須與其相競爭的預期信號搖擺。對于由精細ADC提供的給定數目的位，該增大的信號搖擺轉換為分辨率丟失。
AC前饋機制被設計為大約去除連續積分的效果，從而使所得到的系統的離散時間等價系統一樣，在感興趣的輸入頻帶上操。可以顯示連續和離散積分之間的差產生了積分器的輸出信號中的附加誤差項，其正比于以下內容的大小H1(W)＝e(-j*W/2)*(sinc(W/2)-e(-j*W/2))其中W＝2πfT，f是輸入頻率，T是判決速率。
一種抵消該附加項的方式是從積分器輸出中減去輸入波形的近似濾波的版本。反饋環路的一個屬性是在積分器后插入的任何信號都會被H2(W)＝(1-e(-j*W))濾波。這是量化噪聲整形函數。因此，在感興趣的頻帶上，任何注入的信號都必須被H1(W)/H2(W)近似濾波。接近理想的濾波器是0.19倍判決周期的延遲，其增益在0.50(DC)和0.59(判決周期一半)之間變化。由于實際的延遲電路經常難以實現，我們考慮近似。與該目標粗略匹配的一種簡單電路是跟有單極的增益級，這就是要用于圖3的AC前饋機制55的電路。應當意識到，也可以有其他這種有用的近似。
另一種抵消該項的方式是從積分器輸出中減去某種不同的輸入的濾波版本。當在積分器之前注入信號時，濾波必須也考慮到積分。對于上述增益和極補償來說有一種等效電路，其在積分器之前使用增益和串聯RC。這種替換方案不需要減法電路，并且將結合下面對圖4的描述進行說明。
現在參考圖4的更詳細框圖，要測量的施加的輸入電壓VIN耦合到輸入端44。在一個優選實施例中，VIN可以表現出±16V(DC或P-P)的值范圍。該輸入通過電阻器79施加到求和結點90，求和結點90的其他輸入經過電阻器80(用于極性反轉反饋DAC 67)和電阻器81(用于來自電路78的AC前饋信號)輸入。求和結點90還是到連續時間積分器50的輸入，60的一般特性如圖所示，并且也是傳統的。在該特定實施例中，積分器的增益是1/2，并且當環路經歷瞬時輸入時其輸出91可以表現出±7V的漂移。
積分器50的輸出91耦合到兩處。第一處經過20:1分壓器(92、93)耦合到粗略ADC 63的差分輸入的正(+)部分。差分輸入的負(-)部分從由DC前饋信號57驅動的40:1分壓器(94、95)饋送，信號57也就是施加到端子44的VIN。粗略ADC 63進而將約±1/2V視作其模擬輸入，并且以每秒一百萬個采樣的速率進行操作以產生八位輸出97。粗略ADC 63可以是來自Analog Devices公司的AD9283。
積分器50的輸出91耦合到的第二處是經由輸入限制器電路104的精細ADC 69。輸入限制器電路104保護精細ADC 69免受大的瞬變，這是因為其希望數字化的標稱“平衡環路”振蕩電壓漂移處于±1V的范圍內。精細ADC 69以與粗略ADC 63相同的采樣速率進行操作，并且與粗略ADC63同步；其產生十位輸出105。精細ADC 69可以是來自Analog Devices公司的AD9200。
來自粗略ADC 63的八位輸出97耦合到數字乘法電路98，在電路98處其被縮放以補償各種電路增益，其后被舍入到最接近的六位(101)。這樣作的結果是六位反饋值102，值102被發送到極性反轉反饋DAC 67和合并電路66(作為103)。合并電路66接收輸入103和105，并如前所述的進行操作。其輸出72被施加到數字濾波器73，73的輸出74在適當的抽取(未示出)后是代表施加的VIN的可變速度/分辨率精確數字值。
注意AC前饋電路78。其由VIN饋送，并且產生被添加到積分器50的輸入的輸出，這與圖3中所示的配置不同，在圖3中其被施加到積分器輸出作為要去除的信號。
這里是有關于圖3和4中所示的Δ-∑體系結構的操作的某些最終觀察。
粗略ADC和精細ADC中的每一個具有關聯的特定輸入范圍、最大采樣速率和最小采樣等待時間，其以下面將要簡要討論的方式影響了整個的ADC設計。輸入范圍通常表達為關于偏置點的對稱信號搖擺(輸入范圍)。(輸入范圍和偏置點通常都與參考電壓有關，參考電壓在原理上可能在粗略和精細ADC的內部，也可能在其外部。在我們的情況下，ADC63和69中的任何本地參照中的獨立“跟蹤DAC”67的電壓和整體的“參考電壓”實質上是由DAC 67執行的精確脈寬調制。)對于粗略ADC，施加到DC前饋和積分器輸出的增益確保了到粗略ADC中的輸入搖擺是可接受的。輸入搖擺可以利用多種偏置電路(包括簡單的阻性分壓器)以搖擺點為中心來舍入。
由于粗略ADC在反饋環路內部，因此采樣等待時間部分地確定了DAC的一個脈寬調制周期的末尾和另一個周期的開頭之間的持續時間。因此，粗略ADC采樣等待時間必須是整個Δ-∑變換器的判決速率的一部分。在概念上，粗略和精細ADC在每個判決周期的開頭采樣一次。由于采樣等待時間和反饋處理延遲，在每個判決周期的開始之前對粗略ADC采樣是較為有利的。這種較早的采樣在粗略ADC采樣時引入了在小于整個的積分周期期間對輸入和反饋信號積分有關的誤差。該誤差的效果可通過利用加法器106將反饋偏移107加上每個反饋采樣103來(可選地)減小。反饋偏移107的值可被選為補償實際采樣點和判決周期的開頭之間的反饋的積分。
對于精細ADC，積分器增益確保了到精細ADC的可接受輸入搖擺。精細ADC可利用標準電路偏置。或者，積分器輸出可被移動到以圍繞精細ADC偏置點為中心，這是通過給作為反饋偏移107的一部分的每個粗略ADC采樣加上固定偏移而實現的。
由于精細ADC不在反饋環路內部，因此采樣速率只需要與變換器判決速率相匹配，并且采樣等待時間不受約束。精細ADC采樣定時可從判決周期的開頭加以調節，以允許反饋DAC 67的更多模擬回復，并更精確地抵消早期粗略ADC采樣的效果。
整個Δ-∑ADC有兩個量應當校準反饋增益和精細合并增益。反饋增益被用來將粗略ADC采樣縮放為反饋值。該縮放被校準以考慮到積分器增益、DC前饋增益、反饋參考和粗略ADC參考中的分量偏離。
用于該校準的一個可能標準是使對應于輸入水平偏移的積分器輸出改變最小。理想上，沒有對應關系，但是分量偏離可能導致某種依賴性。減小該依賴性改善了精細ADC范圍的利用，并且減小了與積分器有關的可能的非線性。該校準是通過向ADC施加正電壓和負電壓并僅僅利用精細ADC測量平均積分器輸出電平來執行的。利用不同的反饋增益重復進行這一操作，直到正輸入電平和負輸入電平之間的積分器偏移量的差最小為止。
另一個可能的校準標準是使反饋環路的無限沖激響應最小。這提高了分步響應，并且不需要外部電壓源。該校準是通過向反饋環路中數字地注入周期沖激或特定音調來執行的。反饋增益被調節直到沖激響應最小或者音調的相移與理想值匹配為止。
精細合并增益被用來將反饋和精細采樣組合為輸出采樣。精細合并增益對精細采樣縮放以與反饋采樣匹配。值由于分量和參考的容差而變化。該校準在級聯Δ-∑系統中是常見的。一種校準方法是將已知序列數字注入到反饋環路中并測量精細ADC采樣和注入的序列之間的相關。另一種方法是向ADC施加零并找到使輸出采樣的標準偏差最小的合并增益。
在許多Δ-∑設計中，抖動被用于提高性能。將數字抖動加入到反饋環路中減小了該設計中的某些誤差機制。抖動可被添加作為反饋偏移107的一部分。
精細ADC 69的范圍部分由粗略ADC 63的分辨率和DAC 67的分辨率的組合來確定。如果DAC 67的分辨率小于粗略ADC的分辨率，假定來自于由DAC 67提供的“當前更加粗略的”分辨率的精細ADC的范圍可處理來自積分器的全部誤差信號，則粗略ADC分辨率的某些部分(例如，兩個最低有效位108)可通過圖4中執行的舍入(101)來簡單地丟棄，。在這里，“當前更加粗略的”是指如果我們假定(正如我們為了示例方便所作的那樣)在粗略ADC 63中有八位分辨率而DAC 67僅有六位，則我們忽略兩個最低有效位(108)，并且“當前更加粗略的”DAC分辨率是六位，而不是“更精細的”八位分辨率。然而，八位分辨率對DAC 67要求太高，因此我們可能僅僅使用六位分辨率。這轉換為大約施加到精細ADC的積分誤差信號91的大小的四倍(與八位情形相比)，但是在實際實施例中發現是一種非常可行的解決方案。
作為簡單地丟棄示例性的兩個最低有效位(108)的替換方案，精細ADC的范圍可利用輔助DAC 109減小為只包含(最初八位的)粗略ADC分辨率以偏移精細ADC。輔助DAC 109的輸出電平由附加粗略ADC分辨率確定，其又對應于由于舍入(101)而在下一判決周期期間施加于積分器的已知誤差。輔助DAC 109可能僅具有若干級別(對應于粗略ADC和反饋DAC之間的位數差)，并且具有有限的精度要求。輔助DAC 109的輸出被求和器110與輸入限制器104的輸出相加，并且結果被施加作為到精細ADC 69的輸入。
當然，應當意識到，盡管我們已經在實施例中示出了具有驅動積分器輸入的AC前饋配置的可選的106/107加法器和可選的輔助DAC 109及其求和器110，但是這些可選電路也可用于圖3的AC前饋配置。類似地，可選的106/107加法器和可選的輔助DAC 109及其求和器110代表了可以獨立實現的兩個分離的不同實體按照需要可以使用任何一個或這兩者。
2005年4月5日授權的題為“Circuit for generating from low voltageedges higher pulses having precise amplitudes and durations”的美國專利6,876,241(由William H.Coley和Stephen B.Venzke于2003年7月31日提交并且被轉讓給安捷倫科技公司)的主題與本申請的主題有關。具體而言，其涉及實現在本申請中描述的用于Δ-∑體系結構的反饋DAC的優選實現方式。為此，為了說明的方便，“Circuit for generating from low voltageedges higher pulses having precise amplitudes and durations”通過引用被明確地結合于此。
權利要求
1.一種將所施加的模擬輸入信號變換為其數字表示的方法，所述方法包括以下步驟(a)將所述施加的模擬輸入信號的粗略數字近似的前一實例變換為模擬反饋信號；(b)形成所述模擬反饋信號和所述施加的模擬輸入信號之間的模擬差；(c)對在步驟(b)中產生的所述模擬差積分；(d)從所述施加的模擬輸入信號生成DC前饋電壓；(e)利用在步驟(d)中生成的DC前饋電壓調節在步驟(c)中產生的積分后模擬差以產生粗略合成信號；(f)將所述粗略合成信號變換為所述施加的模擬輸入電壓的粗略數字近似的下一實例，從而所述粗略數字近似的每個下一實例可作為所述施加的模擬輸入信號的粗略近似的所述前一實例而被用在步驟(a)的各個新實例中；以及(g)對于步驟(f)的每個實例，將步驟(c)的積分后模擬差變換為精細數字值的下一實例，所述精細數字值代表步驟(f)的粗略數字近似的增大的分辨率。
2.如權利要求1所述的方法，還包括步驟(h)將所述粗略數字近似和所述精細數字值的相應實例合并為代表所述施加的模擬輸入信號的值的統一數字值。
3.如權利要求2所述的方法，還包括步驟(i)數字地處理統一數字值的序列。
4.如權利要求1所述的方法，其中用在步驟(a)中的粗略數字近似的前一實例與所述施加的輸入信號是數字互補的且具有相反極性，并且步驟(a)的變換包括利用相反極性的信號進行脈寬調制，步驟(b)包括模擬加法。
5.如權利要求1所述的方法，其中用在步驟(a)中的粗略數字近似的前一實例與所述施加的輸入信號具有相同極性，并且步驟(a)的變換包括利用相同極性的信號進行脈寬調制，步驟(b)包括模擬減法。
6.一種將所施加的模擬輸入信號變換為其數字表示的方法，所述方法包括以下步驟(a)將所述施加的模擬輸入信號的粗略數字近似的前一實例變換為模擬反饋信號；(b)形成所述模擬反饋信號和所述施加的模擬輸入信號之間的模擬差；(c)對在步驟(b)中產生的模擬差積分；(d)從所述施加的模擬輸入信號生成AC前饋信號；(e)利用在步驟(d)中生成的AC前饋信號調節在步驟(c)中產生的積分后模擬差以產生經調節的積分后誤差信號；(f)從所述施加的模擬輸入信號生成DC前饋電壓；(g)將步驟(e)的經調節積分后誤差信號與在步驟(f)中生成的DC前饋電壓相組合以產生粗略合成信號；以及(h)將所述粗略合成信號變換為所述施加的模擬輸入電壓的粗略數字近似的下一實例，從而所述粗略數字近似的每個下一實例可作為所述施加的模擬輸入信號的粗略近似的所述前一實例而被用在步驟(a)的各個新實例中。
7.如權利要求6所述的方法，還包括步驟(i)對于步驟(h)的每個實例，將步驟(e)的經調節的積分后誤差信號變換為精細數字值的下一實例，所述精細數字值代表步驟(h)的粗略數字近似的增大的分辨率。
8.如權利要求7所述的方法，還包括步驟(j)將所述粗略數字近似和所述精細數字值的相應實例合并為代表所述施加的模擬輸入信號的值的統一數字值。
9.如權利要求8所述的方法，還包括步驟(k)數字地處理統一數字值的序列。
10.如權利要求6所述的方法，其中用在步驟(a)中的粗略數字近似的前一實例與所述施加的輸入信號是數字互補的且具有相反極性，并且步驟(a)的變換包括利用相反極性的信號進行脈寬調制，步驟(b)包括模擬加法。
11.如權利要求6所述的方法，其中用在步驟(a)中的粗略數字近似的前一實例與所述施加的輸入信號具有相同極性，并且步驟(a)的變換包括利用相同極性的信號進行脈寬調制，步驟(b)包括模擬減法。
12.一種將所施加的模擬輸入信號變換為其數字表示的方法，所述方法包括以下步驟(a)將所述施加的模擬輸入信號的粗略數字近似的前一實例變換為模擬反饋信號；(b)形成所述模擬反饋信號和所述施加的模擬輸入信號之間的模擬差；(c)由所述施加的模擬輸入信號生成AC前饋信號；(d)利用在步驟(c)中生成的AC前饋信號調節在步驟(b)中產生的模擬差以產生經調節的模擬差；(e)對步驟(d)的經調節的模擬差積分以產生經調節的積分后誤差信號；(f)由所述施加的模擬輸入信號生成DC前饋信號；(g)將步驟(e)的經調節積分后誤差信號與在步驟(f)中生成的DC前饋信號相組合以產生粗略合成信號；以及(h)將所述粗略合成信號變換為所述施加的模擬輸入電壓的粗略數字近似的下一實例，從而所述粗略數字近似的每個下一實例可作為所述施加的模擬輸入信號的粗略近似的所述前一實例而被用在步驟(a)的各個新實例中。
13.如權利要求12所述的方法，還包括步驟(i)對于步驟(h)的每個實例，將步驟(e)的經調節的積分后誤差信號變換為精細數字值的下一實例，所述精細數字值代表步驟(h)的粗略數字近似的增大的分辨率。
14.如權利要求13所述的方法，還包括步驟(j)將所述粗略數字近似和所述精細數字值的相應實例合并為代表所述施加的模擬輸入信號的值的統一數字值。
15.如權利要求14所述的方法，還包括步驟(k)數字地處理統一數字值的序列。
16.如權利要求12所述的方法，其中用在步驟(a)中的粗略數字近似的前一實例與所述施加的輸入信號是數字互補的且具有相反極性，并且步驟(a)的變換包括利用相反極性的信號進行脈寬調制，步驟(b)包括模擬加法。
17.如權利要求12所述的方法，其中用在步驟(a)中的粗略數字近似的前一實例與所述施加的輸入信號具有相同極性，并且步驟(a)的變換包括利用相同極性的信號進行脈寬調制，步驟(b)包括模擬減法。
18.一種將所施加的模擬輸入信號變換為其數字表示的方法，所述方法包括以下步驟(a)利用第一分辨率將所述施加的模擬輸入信號的粗略數字近似的前一實例變換為模擬反饋信號；(b)形成所述模擬反饋信號和所述施加的模擬輸入信號之間的模擬差；(c)對在步驟(b)中產生的模擬差積分；(d)由所述施加的模擬輸入信號生成DC前饋電壓；(e)利用在步驟(d)中生成的DC前饋電壓調節在步驟(c)中產生的積分后模擬差以產生粗略合成信號；(f)利用大于所述第一分辨率的第二分辨率將步驟(e)的粗略合成信號變換為所述施加的模擬輸入電壓的粗略數字近似的下一實例，從而所述粗略數字近似的每個下一實例可作為所述施加的模擬輸入信號的粗略近似的所述前一實例而被用在步驟(a)的各個新實例中；(g)對于步驟(f)的每個實例，將步驟(f)的粗略數字近似的與所述第二分辨率超過所述第一分辨率的量相對應的最低有效部分變換為輔助模擬電壓；(h)對于步驟(g)的每個實例，將所述輔助模擬電壓加上步驟(c)的積分后模擬差；以及(i)對于步驟(h)和(f)的每個實例，將在步驟(h)中產生的和變換為精細數字值的下一實例，所述精細數字值代表步驟(f)的粗略數字近似的增大的分辨率。
19.如權利要求18所述的方法，還包括步驟(j)根據對所述施加的輸入信號執行的選定AC傳遞函數調節步驟(c)的積分后模擬差。
20.如權利要求18所述的方法，還包括步驟(j)根據對所述施加的輸入信號執行的選定AC傳遞函數調節在步驟(b)中形成的模擬差。
全文摘要
本發明提供了具有粗略和精細ADC的Δ－Σ變換器，其中積分后的誤差信號被耦合到粗略ADC，粗略ADC的輸出驅動DAC以產生實現環路平衡的反饋。粗略ADC提供結果的最高有效位。積分后的誤差信號還被施加到精細ADC，精細ADC的輸出位未被結合在反饋中，但是其與粗略ADC的位相組合，并且組合被施加到對代表環路平衡的振蕩取平均的濾波器。DC前饋電路利用所施加的輸入信號的拷貝對積分器分路，以經過求和器將其施加到粗略ADC，從而允許其輸出僅為積分后的誤差信號，而不包括施加的輸入。
文檔編號H03M3/02GK1929309SQ20061012619
公開日2007年3月14日 申請日期2006年9月7日 優先權日2005年9月8日
發明者羅納德·L·斯沃林, 布賴恩·斯圖爾特 申請人:安捷倫科技有限公司