場效應晶體管及其應用器件的制作方法

專利名稱：場效應晶體管及其應用器件的制作方法
技術領域：
本發明涉及場效應晶體管，特別涉及低導通阻抗且輸出電容小的場效應晶體管及其應用器件。
背景技術：
圖1至圖3是作為已有低導通阻抗橫型場效應晶體管(以下將場效應晶體管簡稱為MOSFET)的多RESURF(REduced SURface Field)MOSFET，另外，被稱作超級結(superjunction)構造的MOSFET結構如圖所示，圖1是其立體斜視圖，圖2是其俯視圖，圖3(a)、(b)、(c)是沿圖2的線A-A′、B-B′、C-C′分別剖開器件的剖視圖。
如這些圖所示，在p型半導體襯底(Sub)201的表面有選擇地形成p型基極層204，在該p型基極層204的表面有選擇地形成高濃度的n型源極層205和高濃度的p型接觸層206。另外，在p型半導體襯底201的表面使p型基極層204介于中間形成漏極層209。在n型源極層205和p型接觸層206上形成源電極210，在n型漏極層209上形成漏電極211。在p型半導體襯底201的下面設有襯底電極212，電位與源電極210相同。
在p型基極層204和n型漏極層209之間，在連結它們的方向，作為漂移層，交替配置形成條狀的n型半導體層202和p型半導體層203。也就是說，這些n型半導體層202和p型半導體層203，在與連結p型基極層204和n型漏極層209的方向基本垂直的方向上交替地排列。另外，在n型源極層205和n型半導體層202及p型半導體層203之間的p型基極層204的表面上，使柵極氧化膜207介于中間而形成柵電極208。
這種MOSFET的特征如上所述，作為漂移層，n型半導體層202和p型半導體層203形成為條狀、相互交替地配置著(多RESURF構造、超級結構造)。由此，漂移層易發生耗盡，提高漂移層的摻雜濃度，故可以減小導通阻抗。
但是，在上述已有的低導通阻抗MOSFET的構成中，雖然電子在漂移層n型半導體202流動，但在p型半導體層203不流動，所以，即使對n型半導體202的有效截面積的比率減少的部分，通過超級結構造使n型半導體202的濃度增加而使阻抗降低，也存在以下缺點，即不能期望器件整體低導通阻抗化的效果非常充分。
一直以來，就知道對上述橫型MOSFET以外的縱型MOSFET使用上述多RESURF構造(超級結構造)。但是，在這種構造中，器件的耐壓被設計在幾百伏以下，產生與上述橫型器件相同的缺點，所以，在較低耐壓的MOSFET的特性改善中，不能期待已有的多RESURF構造或超級結構造的效果可被體現出來。

發明內容
本發明是鑒于上述問題提出來的，目的在于提供一種場效應晶體管及其應用器件，通過較低耐壓(幾十伏至一百伏)的器件耐壓的設計，也可以實現低導通阻抗化且可以實現低輸出電容。
本發明實施方式的一種場效應晶體管，其中，具有第1導電型的基極層，設置在絕緣襯底的表面上；第2導電型的源極層，選擇性地形成在上述基極層的表面上；第2導電型的漏極層，形成在與上述第1導電型的基極層分離的上述絕緣襯底上；漂移層，形成在上述基極層和上述漏極層之間的區域；以及柵電極，間隔著柵極絕緣膜而形成在至少上述基極層的上述表面上；其中，上述漂移層具有大于上述基極層的阻抗，形成在上述基極層和上述漏極層之間；而且，上述柵電極被施加大于等于上述源極層和上述漏極層之間的耐壓的柵極電壓。
另外，本發明實施方式的一種場效應晶體管，其中，具有第1導電型的基極層，設置在襯底的表面上；第2導電型的源極層，選擇性地形成在上述基極層的表面上；第2導電型的漏極層，形成在與上述第1導電型的基極層分離的上述襯底上；漂移層，形成在上述基極層和上述漏極層之間的區域；以及柵電極，間隔著柵極絕緣膜而形成在至少上述基極層的上述表面上；其中，上述漂移層具有大于上述基極層的阻抗，形成在上述基極層和上述漏極層之間；而且，上述柵電極被施加大于等于上述源極層和上述漏極層之間的耐壓的柵極電壓；上述柵電極具有縱型槽柵結構，而且，上述漂移層沿縱型槽柵結構在垂直方向上延伸。
另外，例如通過在源電極電位、漏電極電位、柵電極電位全部為0V的熱平行狀態下上述漂移層耗盡的構造，在低導通阻抗(Ron)和高耐壓(Vdss)的同時，實現器件的低輸出電容(Cout)。
另外，本發明實施方式的一種光電繼電器，其中，具有發光器件，被施加開關控制輸入信號；光致電力器件，接受到從上述發光器件發出的光，并產生直流電壓；以及至少一個場效應晶體管，包括漏電極、源電極和柵電極，被施以上述光致電力器件的輸出電壓，上述場效應晶體管包括本發明的上述場效應晶體管，而且，施加在上述柵電極上的上述光致電力器件的上述輸出電壓大于等于上述場效應晶體管的上述源電極和上述漏電極之間的耐壓。


圖1是已有超級結MOSFET構造的立體斜視圖。
圖2是圖1所示器件的俯視圖。
圖3是器件沿圖2的A-A′、B-B′、C-C′線的剖面構造的剖視圖。
圖4是將本發明實施例1的MOSFET的構造部分除去一部分的立體斜視圖。
圖5是同一本發明實施例1的MOSFET的構造的立體圖。
圖6是同一本發明實施例1的MOSFET的構造的俯視圖。
圖7是器件沿圖6的A-A′、B-B′、C-C′線的剖面構造的剖視圖。
圖8是本發明實施例1的橫型MOSFET的變化例的斜視圖。
圖9是本發明實施例1的橫型MOSFET的變化例的斜視圖。
圖10是圖9所示橫型MOSFET的變化例的斜視圖。
圖11是本發明實施例1的橫型MOSFET的變化例的斜視圖。
圖12是本發明實施例1的橫型MOSFET的變化例的斜視圖。
圖13是本發明實施例1的橫型MOSFET的芯片構造的剖視圖。
圖14是本發明實施例1的橫型MOSFET的構造的示意性斜視圖。
圖15是本發明實施例2的橫型MOSFET的構造的立體斜視視圖。
圖16是同一本發明實施例2的橫型MOSFET的構造的俯視圖。
圖17是器件沿圖15的A-A′線的剖面構造的剖視圖。
圖18是同一器件沿圖12的B-B′線的剖面構造的剖視圖。
圖19是本發明實施例2的變化例的MOSFET的剖視圖。
圖20是本發明實施例3的器件構造的立體斜視圖。
圖21是對本發明實施例3的變化例的MOSFET的剖面立體斜視圖。
圖22是本發明實施例3的另一其它變化例的MOSFET的剖面立體斜視圖。
圖23是本發明實施例3的另一其它變化例的MOSFET的剖面立體斜視圖。
圖24是本發明實施例3的另一其它變化例的MOSFET的剖面立體斜視圖。
圖25是本發明實施例3的另一其它變化例的MOSFET的剖面立體斜視圖。
圖26是本發明實施例3的另一其它變化例的MOSFET的剖面立體斜視圖。
圖27是本發明實施例3的另一其它變化例的MOSFET的剖面立體斜視圖。
圖28是本發明實施例3的另一其它變化例的MOSFET的剖面立體斜視圖。
圖29是本發明實施例4的橫型MOSFET的構造的俯視圖。
圖30是圖29所示構成橫型MOSFET的半導體襯底2的表面區域的構成的俯視圖。
圖31是圖29所示橫型MOSFET的局部的擴大的俯視圖。
圖32是在圖29所示橫型MOSFET表面上形成了鋁布線圖形的俯視圖。
圖33是圖29的A-A′線的剖視圖。
圖34是圖33的變化例的俯視圖。
圖35是圖29所示橫型MOSFET的應用器件即光電繼電器電路的構成的電路圖。
圖36是用于說明圖29所示橫型MOSFET的柵極驅動電壓和器件特性關系的圖。
具體實施例方式
以下，參照

本發明的實施方式。
(實施例1)圖4至圖7是本發明的實施例1，是示出橫型場效應晶體管(以下，將場效應晶體管簡稱為MOSFET)的構造的圖。圖4、圖5是其立體斜視圖，圖6是其俯視圖，圖7(a)至(d)分別是沿圖3的A-A′、B-B′、C-C′線剖開器件的剖視圖。并且，圖4是示出除去圖5的器件的局部來顯示的斜視圖。該橫型MOSFET是所謂被稱為多RESURF MOSFET或超級結MOSFET的MOSFET。
如圖所示，襯底1是由p型(或n型)硅半導體2和在其表面疊層形成的埋入氧化膜3構成。在埋入氧化膜3的上面，選擇地形成p型基極層4。在p型基極層4的上面，選擇地形成高濃度的n型源極層5和高濃度的p型接觸層6。另外，在半導體襯底1的埋入氧化膜3的表面上，與p型基極層4分離而形成n型漏極層7。在n型源極層5和p型接觸層6上形成源電極8。在n型漏極層7上通過接觸層9形成漏電極10。在p型半導體襯底1的底面設有襯底電極11，與源電極8電位相同。
在p型基極層4和n型漏極層7之間，在連結它們的方向，形成條狀的n型漂移半導體層12和p型漂移半導體層13。在與連結p型基極層4和n型漏極層7的方向基本垂直的方向，交替地形成上述這些n型漂移半導體層12和p型漂移半導體層13。在此，上述p型漂移半導體層13的摻入量在1.0×1011～6.0×1013cm-2的范圍。另外，上述n型漂移半導體層12和上述p型漂移半導體層13重復的間距在0.01μm～5μm之間。另外，當上述n型漂移半導體層12和上述p型漂移半導體層13的摻雜量為Φ、條寬為W時，它們之間具有Φ×W≤1×108(cm-1)的關系。
接著，如圖4所示，在由n型源極層4、n型漂移半導體層12、p型漂移半導體層13和n型漏極層7構成的有源層的表面，使柵極氧化膜14介于中間形成柵電極15。柵極氧化膜14在n型漂移半導體層12和上述p型漂移半導體層13的表面，在n型漏極層7側端部和n型漏極層7的表面，其膜厚像16所示那樣變大。柵電極15覆蓋著該階段部份。
本實施例的橫型MOSFET其特征部分在于，n型漂移半導體層12和上述p型漂移半導體層13形成于與柵極氧化膜相接觸的位置，另外，柵極氧化膜在漂移層上覆蓋至少一半以上或覆蓋全部，或者除覆蓋漂移層上全體以外還覆蓋漏極層上的一部分。另外，n型漂移半導體層12和上述p型漂移半導體層13被設計為可改善關斷時的耗盡層的延伸。另外，同時，處于柵極電壓為0V時的熱平衡狀態下的柵極和漏極間的電容被設計的較小。
例如，通過使埋入氧化膜3的厚度為3μm，形成于該氧化膜上的有源層的厚度不大于1μm(例如為0.1μm)，有可能保持低輸出電容和小導通阻抗，實現高的器件耐壓。在這里，有源層由p型基極層4、n型漏極層7、在它們之間形成的n型漂移半導體層12和p型漂移半導體層13構成。另外，通過將漏極側的柵極氧化膜設計成2～10倍的厚度，有可能實現更高耐壓的器件。
本實施例的橫型MOSFET的特征在于，如上所述，作為漂移層，條狀的n型漂移半導體層12和p型漂移半導體層13交替并列設置，所以，柵極附近易于耗盡，并且使在柵極部分的耗盡層的延伸最適化成為可能。因此，使器件的高耐壓化、柵和漏層間的電容低電容化成為可能。
圖8至圖14是圖4至圖7所示的本發明的橫型MOSFET的變化例的斜視圖和側剖視圖。在這些圖中，與圖4至圖7所示的本發明的橫型MOSFET的構造相同的部分附帶相同符號，從而省略說明，以下對不同的部分進行說明。在圖8所示的橫型MOSFET中，在埋入氧化膜3上，沒有經由p型基極層而直接形成n型源極層5和高濃度的p型接觸層6。另外，n型漂移半導體層12和p型漂移半導體層13分別形成為梳型。
在如圖9所示的橫型MOSFET中，n型源極層5和高濃度的p型接觸層6、n型漂移半導體層12和p型漂移半導體層13的構造與圖5所示的橫型MOSFET相同。但是，在柵電極15、15′設置于n型漂移半導體層12和p型漂移半導體層13的上下這點不同。
圖10是示出如圖9所示的橫型MOSFET的變化例的斜視圖。與如圖9所示的橫型MOSFET的不同點是柵電極15、15′設置于p型基極層4的上下，它們對n型漏極層7提供偏移，由此，在p型基極層4和n型漏極層7之間形成高阻抗的漂移半導體層。高阻抗的漂移半導體層也可以是p型、n型或超級結型。
在如圖11所示的橫型MOSFET中，n型漂移半導體層12′和p型漂移半導體層13′不是條狀而是梯形。由此，p型漂移半導體層的雜質濃度被設定為實質上在源極側比漏極側高。另外，n型漂移半導體層的雜質濃度被設定為實質上在漏極側比源極側高。
在如圖12所示的橫型MOSFET中，形成P/P-/N結，來代替如圖4所示的由n型漂移半導體層12和p型漂移半導體層13構成的超級結的構造。
圖13是示出橫型MOSFET的芯片構造的剖視圖。在圖中，埋入氧化膜3的厚度約為3μm，在其上形成的由n型漂移半導體層12和p型漂移半導體層13構成的超級結層或高阻抗p型半導體層4的厚度為0.1μm。在該超級結層上，使膜厚大致為0.1μm的氧化膜14介于中間形成柵電極15。通過形成與SiSOI層的厚度大致相同或比之更厚的柵極氧化膜，可同時實現高耐壓和低輸出電容。
圖14是概念性示出以上說明過的本發明橫型MOSFET構造的圖。
(實施例2)圖15至圖18是本發明的實施例2，是示出橫型MOSFET的構造的圖。圖15是其立體斜視圖，圖16是其俯視圖，圖17、圖18分別是沿圖16的A-A′、B-B′線的剖開器件的剖視圖。
在本實施例中，由p型基極層4、n型漏極層7、在它們之間形成的n型漂移半導體層12和p型漂移半導體層13形成的有源層，在SOI絕緣襯底1上形成為柱狀。另外，是該柱狀有源層的兩側被柵電極15夾著的構造。另外，在被該柵電極15夾著的有源層中，超級結構造的n型漂移半導體層12和p型漂移半導體層13交替疊層形成。在這些圖中，與圖4至圖6相同的部分附帶相同符號，并省略詳細的說明。
另外，圖19是示出上述實施例2的變化例的剖視圖。該剖視圖與圖17相對應。圖17所示的縱型MOSFET的柵極氧化膜14雖然在源電極8和漏電極10之間具有一定的膜厚，但圖18所示的縱型MOSFET的柵極氧化膜14與圖5的情況一樣，在漏電極10的附近變厚這點是不同的。在圖中，與圖17相同的部分附帶相同圖號，并省略詳細的說明。
(實施例3)圖20至圖23是示出與本發明的實施例3相關的縱型槽柵MOSFET的構造的立體斜視圖。
圖21是縱向剖開如圖20所示的縱型MOSFET并示出其一半的斜視圖。從這些圖中可以明白，在該實施例中，相對于圖15所示的縱型MOSFET，柵電極是槽構造，另外，n型漂移半導體層12和p型漂移半導體層13在縱向被延長且被水平排列這點是不同的。
另外，圖22是示出圖21的變化例。如圖所示，雖然n型漂移半導體層12和p型漂移半導體層13在縱向被延長，但它們從2個柵電極15、15′中的一個朝另一個交替地疊層這點是不同的。
再有，如圖23所示的縱型MOSFET是示出同圖20所示的縱型槽柵MOSFET的變化例的圖，柵極氧化膜14的一部分與圖15一樣，具有大的膜厚。
在這些圖中，與圖15至圖18相同的部分附帶相同符號示出，并省略詳細的說明。
圖24至圖28是圖22至圖23所示的縱型槽柵MOSFET的變化例。
在圖24所示的縱型槽柵MOSFET中，相對于圖21所示的FET，n型漂移半導體層12和p型漂移半導體層13比2個柵電極15、15′的寬度大，從電極間的區域向下方延長。通過這種構造，可以減少電極間的電容。
在如圖25所示的縱型槽柵MOSFET中，如將其縱向剖開的一半的斜視圖25所示，n型漂移半導體層12和p型漂移半導體層13在縱向被延長。但是，它們朝2個柵電極15、15′的長度方向交替地疊層排列，這點與圖24的縱型槽柵MOSFET不同。另外，在該構造中，n型漂移半導體層12和p型漂移半導體層13通過使它們的長度方向相對槽柵電極15、15′的長度方向垂直來進行疊層。但是，不是必須在垂直方向，也可以是任意角度，例如60度。由此，如圖24所示的FET的情況那樣，不需要制造槽柵電極時的位置對準，所以制造簡單。
圖27與圖26相同，是縱向剖開縱型槽柵MOSFET并示出其一半的斜視圖。在該構造中，雖然沒有采用超級結構造，但p型高阻抗半導體層13超過槽柵15的深度方向的區域，向下方朝深處延長。
圖28與圖27相同，是縱向剖開縱型槽柵MOSFET并示出其一半的斜視圖。在該構造中，在槽柵15的深度方向的上端比n型源區4下降這點，與圖25的FET不同。通過這種構造，可以減小源、柵電極間的電容，并且提高源電極的接觸性。
(實施例4)圖29至圖37是用于說明本發明的實施例4的圖。
本發明的實施例4相關的橫型MOSFET如圖29的俯視圖所示，在同一襯底上含有相互串聯了的2個橫型MOSFET21、22。由于這些MOSFET21、22關于中心線B-B′左右對稱，因在對應的部分附帶對應的圖號故沒有顯示。在半導體襯底2表面大致中央部位，在中心線B-B′的兩側，形成由大致為正方形的鋁焊盤(pad)構成的漏電極10、10′。在半導體襯底2表面上部，在中心線B-B′的兩側，形成同樣由大致為正方形的鋁焊盤構成的源電極8、8′。在源電極8、8′之間，形成由同樣大致為正方形或圓形的鋁焊盤構成的柵電極23。
圖30是構成圖29所示橫型MOSFET的半導體襯底2的表面區域的構成的俯視圖。在半導體襯底2的表面區域，在含有圖29所示的漏電極10、10′的基本為長方形的區域內，形成漏區7、7′。在漏區7、7′的周圍形成源區5。源區5沒有在圖29所示的半導體襯底2上的柵電極15部分上形成。在形成著柵電極15的半導體襯底2的表面部分，形成著相互分離的多晶硅柵電極焊盤部15-1、15-1′。該多晶硅柵電極焊盤部15-1、15-1′間的分離，例如通過存在P++高濃度雜質層或絕緣層來進行。多晶硅柵電極焊盤部15-1、15-1′相互分離的理由如圖29的俯視圖所示，是為了防止在相互串聯的2個橫型MOSFET21、22處于柵電極23未被施加偏壓的狀態下導通。其理由將在下面進一步進行說明。
如圖31所示，在半導體襯底2表面區域形成的源區5和漏區7、7′的邊界區域24、24′形成為條狀。這些邊界區域24、24′在圖29所示的漏電極10、10′的上下部分，為使邊界區域24、24′的長度變大而形成為S形。再有，在這些邊界區域24、24′的表面，如圖30所示，配置著寬度比源和漏的邊界區域24、24′窄的條狀多晶硅電極15。各邊界區域24、24′上的柵電極15、15′，在S形的各頂點與共用柵電極15-2、15-2′連接。這些共用柵電極15-2、15-2′分別與相互分離而形成的多晶硅柵電極焊盤部15-1、15-1′連接。
圖32是示出在圖30所示的各半導體區域表面形成的鋁布線圖形的俯視圖。在圖30所示的源區5的表面，沿半導體襯底2的周邊部和中心線延長的源電極布線25由鋁形成。如圖30所示，在源電極布線25的上端形成源電極焊盤8、8′。另外，在如圖30所示的漏區7、7′的大致中央，形成漏電極焊盤10、10′。另外，在如圖30所示的相互分離的多晶硅柵電極焊盤部15-1、15-1′的表面上，形成與它們共用連接的柵電極焊盤23。
圖33是示出橫剖圖29所示橫型MOSFET的邊界區域24的直線A-A′部分的構造，(a)是直線A-A′的剖視圖，(b)是其附近的俯視圖。如圖(a)所示，該橫型MOSFET在硅半導體襯底2上形成由氧化硅構成的氧化膜3。在氧化膜3上，在左右兩側形成源區5和漏區7。另外，在氧化膜3上的源區5和漏區7之間，形成p型基極層4、超級結漂移層(以下稱為SJ型漂移層)16。
在這些源區5、p型基極層4、SJ型漂移層16和漏區7上，形成柵極氧化膜14。柵極氧化膜14與源區5和漏區7的一部分重疊而形成。在覆蓋源區5和漏區7的柵極氧化膜14的部分，形成漏電極焊盤10和源電極布線25。
在該柵極氧化膜14的表面部分，形成多晶硅柵電極15。多晶硅柵電極15如下配置具有比柵極氧化膜14的寬度窄的寬度，與漏區7之間形成偏移，從而向源區5側偏移(offset)。其中，偏移的寬度與SJ型漂移層16的寬度基本一致。
圖33(b)是剝離圖33(a)的柵極氧化膜14和多晶硅柵電極15的一部分并示出的俯視圖。如該圖所示，源區5的兩側配置著P+接觸層6(第1導電型低阻抗層)。也就是說，源區5和P+接觸層6沿邊界區域24的長度方向交替排列。P+接觸層6具有作為場效應晶體管的背柵(back-gate)的功能。另外，SJ型漂移層16如圖(b)的俯視圖所示，由n型漂移層12和p型漂移層13構成。也就是說，n型漂移層12和p型漂移層13沿邊界區域24的長度方向交替排列。
如上構造的橫型MOSFET中的各部分的尺寸例如下。由氧化膜3上形成的源區5、p型基極層4、SJ型漂移層16和漏區7構成的SOI層的厚度Tsi為0.1μm，柵極氧化膜14的厚度Tgate為0.14～0.21μm，硅半導體襯底2上形成的氧化膜3的厚度Tbox為3.0μm，柵極多晶硅圖形的寬度為1.1～1.3μm，另外偏移的長度為0.6μm～2.5μm。該橫型MOSFET在構造上的特征，第1是SOI的厚度Tsi為超薄膜，第2是柵極氧化膜14的厚度Tgate相對SOI層的厚度Tsi至少不少于1/2，形成得較厚，第3是氧化膜3的厚度Tbox足夠厚。根據第1個特征，即使漏區7的偏壓為0V，也因熱平衡狀態下的內建電場，SJ型漂移層16被耗盡。另外，根據第2個特征，該MOSFET被更高的柵極電壓驅動。例如，當源漏間電壓(Vdss)為20～40V時，柵極電壓(Vg)為比源漏間電壓(Vdss)高的30～60V來進行驅動。另外，根據第3個特征，漏區或源區的襯底電容可以變小。
在這樣構成的橫型MOSFET中，與上述其他實施方式的MOSFET一樣，通過被耗盡了的SJ型漂移層16的效果，可以減小輸出電容(Cout)，可以減小源區5和漏區7之間的導通阻抗(Ron)。另外，在該實施方式的橫型MOSFET中，通過多晶硅柵極15和漏區7之間的偏移，可減小柵漏間的電容(Cgd)，而且可使源漏間耐壓(Vdss)變大。該實施例的MOSFET被高的柵極電壓驅動，所以可以起到緩和偏移構造引起的導通阻抗增大的效果。也就是說，一般在偏移構造的MOSFET中，在其導通狀態下，通過柵極電壓形成的溝道層因偏移的存在而不與漏電極連接，故導通阻抗(Ron)有變大的傾向。但是，在該實施例的MOSFET中，通過施加高的柵極電壓，在SJ型漂移層16也形成反轉層(或積累層)，積累電子，所以相當于源區5和漏區7間被溝道層連結的情況，確認可以得到低導通阻抗(Ron)。另外，可以確認這種效果(Cout相同情況下的Vdss和Ron的改善程度)隨柵極氧化膜14的厚度Tgate更厚、柵極電壓(Vg)更高而變大。有關這一點將在后面進行說明。
圖34是圖33所示的橫型MOSFET的變化例的俯視圖，圖34(a)是圖28的直線A-A′的剖視圖，圖33(b)是其附近的俯視圖。在該橫型MOSFET中，使用P-型或N-型漂移層18代替圖33示出的SJ型漂移層16。由于其構造與圖34示出的橫型MOSFET的構造相同，所以相同部分附帶相同圖號，并省略其詳細的說明。
如上所述構造的橫型MOSFET中各部的尺寸例如表1所示。
表1

也就是說，由氧化膜3上形成的源區5、p型基極層4、高阻抗漂移層16和漏區7構成的SOI層的厚度Tsi為0.1μm，柵極氧化膜14的厚度Tgate為0.14～0.21μm，硅半導體襯底2上形成的氧化膜3的厚度Tbox為3.0μm，柵電極的寬度為1.1～1.3μm，另外偏移的長度為0.6μm～2.5μm。該橫型MOSFET在構造上的特征，第1是SOI層的厚度Tsi是超薄膜，第2是柵極氧化膜14的厚度Tgate相對SOI層的厚度Tsi至少不少于1/2，形成得較厚，第3是氧化膜3的厚度Tbox足夠厚。根據第1個特征，即使漏區7的偏壓為0V，也因熱平衡狀態下的內建電場，高阻抗漂移層16被耗盡。另外，根據第2個特征，該MOSFET使用高的柵極電壓進行驅動。例如，當源漏間電壓(Vdss)為20～40V時，柵極電壓(Vg)為比源漏間電壓(Vdss)高的30～60V來進行驅動。另外，根據第3個特征，漏或源區的襯底電容可以變小。
在這樣構成的橫型MOSFET中，與上述其他實施方式的MOSFET一樣，通過被耗盡的高阻抗漂移層16的效果，可以減小輸出電容(Cout)，可以減小源區5和漏區7之間的導通阻抗(Ron)。另外，在該實施方式的橫型MOSFET中，通過多晶硅柵極15和漏區7之間的偏移，可減小柵漏間的電容(Cgd)，而且可使源漏間耐壓(Vdss)變大。該實施例的MOSFET被高的柵極電壓驅動，所以可以具有緩和由偏移構造引起的導通阻抗增大的效果。也就是說，一般在偏移構造的MOSFET中，在其導通狀態下，通過柵極電壓形成的溝道層因偏移的存在而不與漏電極連接，故導通阻抗(Ron)有變大的傾向。但是，在該實施例的MOSFET中，通過施加高的柵極電壓，在高阻抗漂移層16也形成反轉層(或積累層)，積累電子，所以相當于源區5和漏區7間被溝道層連結的情況，確認可以得到低導通阻抗(Ron)。另外，可以確認這種效果(Cout相同情況下的Vdss和Ron的改善程度)隨柵極氧化膜14的厚度Tgate更厚、柵極電壓(Vg)更高而變大。
接著，對多晶硅柵電極焊盤部15-1、15-1′至少在一個位置且相互分離形成的理由進行說明。這個理由如上所述，是為了防止相互串聯的2個橫型MOSFET21、22(圖28)在柵極沒有施加偏壓的狀態下導通。也就是說，在制造如上所述的SOI層的厚度Tsi為超薄膜的橫型MOSFET時，通常在多晶硅布線形成后，通過雜質的注入導入SOI器件的擴散層。因此，與多晶硅布線相對置部分的SOI層保持襯底濃度而殘留下來。保持該襯底濃度殘留下來了的SOI部分，在超薄膜器件時，不易通過橫向擴散而埋入。在共用源極和柵極向漏極和漏極施加電壓來使用圖29所示的2個MOSFET時，從其中一個MOSFET的漏極和與柵多晶硅布線對置的SOI層內產生的Si襯底溝道連通，與另一個MOSFET的漏極電連接的電路卻為開路。該電路的阻抗與所使用的襯底的阻抗有關，但在器件截止狀態，即使流過這里的電流很小，也會造成可靠性方面的問題。因此，需要與柵多晶布線對置的SOI層內生成的上述電路是閉合的構造。
為了在與柵多晶布線對置的SOI層內設置P+層和絕緣槽，需要在這部分暫時切斷柵多晶硅布線。另外，有這樣一種方法，在形成柵多晶布線的部位，在形成柵多晶硅絕緣布線之前，形成用于分離器件的高濃度P+層和絕緣槽。前者具有比已有的工藝更簡單的優點。后者的方法雖然會增加工藝的工序，但也是可能的。
圖35是圖29所示橫型MOSFET的應用器件光電繼電器電路的構成的電路圖。該光電繼電器電路由LED發光器件31、受到來自該LED發光器件31的光而產生電壓的光電二極管陣列32、對由該光電二極管陣列32的輸出電壓驅動的MOSFET電路33和MOSFET電路33的柵電極/源電極之間進行連接的MOS柵極放電電路34。
LED發光器件31通過施加在該輸入端子31-1、31-2間的幾伏特的開關輸入電壓而發光。光電二極管陣列32是幾十個產生0.5～0.6V電動勢的光電二極管串聯，在其兩端產生30V～60V的直流電壓。輸入端子31-1、31-2與2個MOSFET35-1、35-2連接。MOSFET電路33是圖29示出的橫型MOSFET。在MOSFET電路33的柵電極/源電極間連接的MOS柵極放電電路34，在MOSFET電路33從導通切換至關斷狀態時，是用于對在柵極/源極間進行充電的電荷迅速放電的電路。另外，MOSFET電路33的輸出端子33-1、33-2是光電繼電器電路的開關端子。
接著，說明該光電繼電器的動作。當在LED發光器件31的輸入端子31-1、31-2間施加開關輸入電壓時，LED發光器件31發光。該光被光電二極管陣列32接受，在光電二極管陣列32的兩個端子之間產生高的直流電壓。該直流電壓施加在包含于MOSFET電路33的2個MOSFET35-1、35-2的柵電極/源電極之間。這樣一來，串聯的2個MOSFET35-1、35-2從關斷狀態切換至導通狀態。由此，MOSFET電路33的輸出端子33-1、33-2之間變為導通的狀態。
當在LED發光器件31的輸入端子31-1、33-2間施加的開關輸入電壓為0時，LED發光器件31停止發光。這樣一來，光電二極管陣列32的兩個端子間產生了的直流電壓消失。為此，2個MOSFET35-1、35-2從導通狀態切換至關斷狀態。這時，2個MOSFET35-1、35-2的柵電極/源電極之間被充電電化，通過MOS柵極放電電路34放電。在這種狀態下，MOSFET電路33的輸出端子33-1、33-2之間變為非導通狀態。
這種在光電繼電器電路中使用的開關用橫型MOSFET可同時實現低輸出電容(Cout)和低導通阻抗(Ron)。也就是說，表現光電繼電器電路的高頻傳送特性的性能指數(FOM)用輸出電容(Cout)和導通阻抗(Ron)的積來表示，當在上述光電二極管電路中，源電極/漏電極間電壓(Vds)為26.5V時可達到1.87PFΩ的FOM，另外，當Vds為43V時可達到10PFΩ的FOM。以前應用的光電繼電器電路的FOM當Vds為40V時，也不過為10PFΩ。
表2所示是使用上述光電繼電器電路的開關用橫型MOSFET的動作特性。
表2

在該表中，樣品A和B是20V系的器件，樣品C是40V系的器件。并且，樣品Conventional是已有的制品。并且，在表2中，Voff、Ioff和Coff分別是橫型MOSFET的關斷狀態的漏源之間的電壓、電流和電容。并且，Ion、Ron分別是橫型MOSFET的導通狀態的漏源之間的電流和阻抗。另外，Vds和Vg分別是施加在橫型MOSFET的漏源之間的電壓和柵極電壓。
并且，在該光電繼電器電路中，雖然使用高電壓作為用于驅動包含于MOSFET電路33中的2個MOSFET35-1、35-2的柵極電壓，但該柵極電壓由光電二極管陣列32產生，不需要從光電繼電器電路的外部供給。也就是說，光電二極管陣列32和MOS柵極放電電路34可以作為1個芯片的IC收容在1個封裝之內，所以從外部向光電繼電器電路的輸入電壓也可以為幾伏特的開關輸入電壓，故可以作為通常的低電壓的IC電路使用。
圖36是用于說明圖29所示的橫型MOSFET(20V系)的柵極驅動電壓和器件特性的關系的曲線圖。圖36是以與柵極氧化膜厚度成比例的導通狀態的柵極驅動電壓(例如，柵極氧化膜為0.1μm，用柵電極30V進行驅動)為橫軸、以器件耐壓(Vds)除以Ron的值(Vdss/Ron)為縱軸描繪的圖。圖中的各描繪點No.90、No.91和No.92是柵極氧化膜的厚度不同、其他器件參數相同的3個MOSFET樣品的比較。從圖中可以看出，如果Cout相同，則Vdss/Ron的值大的較好，所以通過加厚柵極氧化膜、提高驅動柵極的電壓，能改善器件的特性。并且，在表3中表示圖35所示的各樣品的數據。像從圖中看出的那樣，通過將柵極驅動電壓(V)設計為大于等于器件耐壓(Vdss)，可以實現器件特性的改善。該改善的程度可以大致高達器件耐壓的1.5倍、2倍、4倍。
表3

如上所述，該橫型MOSFET的特征之一是SJ型漂移層16由于內建電場而被耗盡。其條件如下式所述。
W＜{2εS·Bbi·(Np+Nn)/qNpNn}0.5W＝Lp+Ln其中，W超級結型圖形的間距Lnn型漂移層12的寬度(圖32(b))
Lpp型漂移層13的寬度(圖32(b))εSSi半導體的電感率Vbi超級結和PN結間的電場q電荷常數在如上說明的實施例4中，2個橫型MOSFET21、22在柵電極23的一部分，對與其連接的多晶硅柵電極15-1、15-1′之間進行了隔離。但是，2個橫型MOSFET21、22間的隔離不僅在柵電極23的一部分，例如通過使用P++高濃度雜質層或絕緣層包圍2個橫型MOSFET21、22的周圍來進行隔離。
在如上說明過的實施例中，使用p型半導體層作為SOI層，但該半導體層也可以是n型或本征半導體層。并且，雖然使用SOI襯底作為襯底，但當然也可以使用p型半導體襯底。在使用SOI襯底時，可能減小漏極和源極(襯底)的電容，所以與不使用SOI構造的情況比較，能使電容更小。
再有，也可以使用p型和n型導電型代替，在IGBT和平面柵型、槽柵型器件等具有MOS柵的其他類別的半導體器件中，在減小電極間的器件內部的電容或有效緩和電場集中部分的電場等場合本發明也是有效的。
另外，有關本發明包含的柵極氧化膜的厚度、柵極驅動電壓和器件耐壓間的最適化設計、還有SOI構造、超薄膜SOI構造等，全部考慮并使它們最適化當然是理想的，但也可以不滿足全部的構造，而是通過采用部分構造來改善器件的特性。
發明的效果如上所述，根據本發明可以提供一種MOSFET，其具有不用犧牲器件的耐壓就可實現低導通電壓且低輸出電容的構造。
另外，使用本發明的MOSFET作為光電繼電器，可得到能穩定導通、關斷高頻信號的光電繼電器。
權利要求
1.一種場效應晶體管，其中，具有第1導電型的基極層，設置在絕緣襯底的表面上；第2導電型的源極層，選擇性地形成在上述基極層的表面上；第2導電型的漏極層，形成在與上述第1導電型的基極層分離的上述絕緣襯底上；漂移層，形成在上述基極層和上述漏極層之間的區域；以及柵電極，間隔著柵極絕緣膜而形成在至少上述基極層的上述表面上；其中，上述漂移層具有大于上述基極層的阻抗，形成在上述基極層和上述漏極層之間；而且，上述柵電極被施加大于等于上述源極層和上述漏極層之間的耐壓的柵極電壓。
2.如權利要求1所述的場效應晶體管，其中，上述漂移層包括第1導電型的漂移層，在上述基極層和上述漏極層之間的區域中，從上述基極層向上述漏極層延伸；以及第2導電型的漂移層，與上述第1導電型的漂移層一起形成。
3.如權利要求2所述的場效應晶體管，其中，上述第1導電型的漂移層和上述第2導電型的漂移層交替地排列。
4.如權利要求3所述的場效應晶體管，其中，上述第1導電型的漂移層和上述第2導電型的漂移層的重復間距在0.01μm～5μm的范圍內。
5.如權利要求2所述的場效應晶體管，其中，上述第1導電型的漂移層和上述第2導電型的漂移層分別形成為條狀。
6.如權利要求2所述的場效應晶體管，其中，上述第2導電型的漂移層的摻雜量在1.0×1011～6.0×1013cm-2的范圍內。
7.如權利要求2所述的場效應晶體管，其中，上述第1導電型的漂移層的雜質濃度被設定為源極側實質上比漏極側高，而且，上述第2導電型的漂移層的雜質濃度被設定為上述漏極側實質上比上述源極側高。
8.如權利要求1所述的場效應晶體管，其中，上述漂移層是包括第1導電型的漂移層和第2導電型的漂移層的超級結型漂移層，所述第1導電型的漂移層形成在上述基極層和上述漏極層之間，所述第2導電型的漂移層在與從上述源極層到上述漏極層的方向垂直的方向上與上述漏極層一起形成。
9.如權利要求1所述的場效應晶體管，其中，與上述基極層接觸地形成阻抗比上述基極層低的低阻抗層，而且，第1導電型的上述低阻抗層和上述源極層，在與從上述源極層到上述漏極層的方向大致垂直的方向上交替排列。
10.如權利要求9所述的場效應晶體管，其中，在上述柵電極與上述漏電極之間，向上述柵電極提供偏移。
11.如權利要求1所述的場效應晶體管，其中，上述柵電極包括設置在上述漂移層之上和之下的一對柵電極。
12.如權利要求1所述的場效應晶體管，其中，在上述絕緣襯底上，上述基極層、上述漏極層和上述漂移層被形成為柱狀，其中，上述漂移層形成在上述基極層和上述漏極層之間，而且，上述柵電極夾著被形成為上述柱狀的層的兩側設置。
13.一種場效應晶體管，其中，具有第1導電型的基極層，設置在襯底的表面上；第2導電型的源極層，選擇性地形成在上述基極層的表面上；第2導電型的漏極層，形成在與上述第1導電型的基極層分離的上述襯底上；漂移層，形成在上述基極層和上述漏極層之間的區域；以及柵電極，間隔著柵極絕緣膜而形成在至少上述基極層的上述表面上；其中，上述漂移層具有大于上述基極層的阻抗，形成在上述基極層和上述漏極層之間；而且，上述柵電極被施加大于等于上述源極層和上述漏極層之間的耐壓的柵極電壓；上述柵電極具有縱型槽柵結構，而且，上述漂移層沿縱型槽柵結構在垂直方向上延伸。
14.一種光電繼電器，其中，具有發光器件，被施加開關控制輸入信號；光致電力器件，接受到從上述發光器件發出的光，并產生直流電壓；以及至少一個場效應晶體管，包括漏電極、源電極和柵電極，被施以上述光致電力器件的輸出電壓；其中，上述場效應晶體管包括上述權利要求1所述的場效應晶體管，而且，施加在上述柵電極上的上述光致電力器件的上述輸出電壓大于等于上述場效應晶體管的上述源電極和上述漏電極之間的耐壓。
15.一種光電繼電器，其中，具有發光器件，被施加開關控制輸入信號；光致電力器件，接受到從上述發光器件發出的光，并產生直流電壓；以及至少一個場效應晶體管，包括漏電極、源電極和柵電極，被施以上述光致電力器件的輸出電壓，上述場效應晶體管包括上述權利要求18所述的場效應晶體管，而且，施加在上述柵電極上的上述光致電力器件的上述輸出電壓大于等于上述場效應晶體管的上述源電極和上述漏電極之間的耐壓。
16.如權利要求1所述的場效應晶體管，其中，與上述基極層相接觸地形成第1導電型的的低阻抗層，而且，上述低阻抗層和上述源極層，在與從上述源極層到上述漏極層的方向大致垂直的方向上交替排列。
17.如權利要求16所述的場效應晶體管，其中，在上述柵極層和上述漏極層之間提供偏移。
18.如權利要求1、17所述的場效應晶體管，其中，上述柵極氧化膜的厚度大于形成在上述絕緣襯底的表面上的SOI層的厚度的約1/2，上述SOI層包括上述基極層、上述源極層、上述漏極層和上述高阻抗漂移層。
19.如權利要求18所述的場效應晶體管，其中，上述絕緣層的厚度大于上述柵極氧化膜的厚度或上述SOI層的厚度。
20.如權利要求1所述的場效應晶體管，其中，上述漂移層是第1導電型。
21.如權利要求1所述的場效應晶體管，其中，上述漂移層是第2導電型。
全文摘要
本發明提供場效應晶體管及其應用器件，可兼顧低導通阻抗和高耐壓且輸出電容(Cgd等)小。場效應晶體管具有第1導電型的基極層，設置在絕緣襯底的表面上；第2導電型的源極層，選擇性地形成在基極層的表面上；第2導電型的漏極層，形成在與第1導電型的基極層分離的絕緣襯底上；漂移層，形成在基極層和漏極層之間的區域；以及柵電極，間隔著柵極絕緣膜而形成在至少基極層的表面上；其中，漂移層具有大于基極層的阻抗，形成在基極層和漏極層之間；而且，柵電極被施加大于等于源極層和漏極層之間的耐壓的柵極電壓。通過這種結構，在柵極、源極和漏極為0電位時，依靠n型漂移層和p型漂移層間或柵極電極的電勢，柵極附近被耗盡。
文檔編號H03K17/78GK1901226SQ20061010846
公開日2007年1月24日 申請日期2003年3月27日 優先權日2002年3月27日
發明者北川光彥, 相澤吉昭 申請人:株式會社東芝