專利名稱：可編程邏輯器件中的低功率路由裝置和方法
技術領域：
0002本發明的原理一般涉及可編程邏輯器件(PLD)中的路由電路(routing circuitry)和相關方法。更具體地，本發明涉及具有相對較低能耗的路由電路和相關方法。
背景技術：
0003現代PLD的復雜性已經增加，并且還會繼續增加。典型的PLD包含數千萬個晶體管。一方面，PLD的增加的復雜性已經造成性能級別的提高和靈活性的增強。另一方面，PLD的復雜性以及上述大量的晶體管也造成了該器件的能耗增加。
0004隨著器件尺寸減少到0.1微米，能耗變成了一個更關鍵的問題。隨著PLD復雜性的增加，這種趨勢很可能會繼續。在PLD中增加的能耗會造成功率密度水平提高，這反過來又會影響PLD的可靠性和實際應用。因此，存在減少PLD能耗的需求。
發明內容
0005所公開的新原理涉及用于互連電路的裝置和方法。人們可在PLD中使用這些互連電路，例如以便耦合到PLD中的另一資源(如可編程邏輯電路等)0006在一個實施例中，一個互連電路包括一個驅動器電路和一個接收器電路。所述接收器電路被耦合于所述驅動器電路。所述驅動器電路被配置成接收一個輸入信號，并從所述輸入信號中獲得一個有限振幅驅動器輸出信號。所述接收器電路被配置成從所述有限振幅驅動器輸出信號中獲得一個有限振幅接收器輸出信號。
0007在另一實施例中，一個互連電路耦合了PLD中的資源。所述互連電路包括一個驅動器電路。所述驅動器電路具有至少一個閾值電壓高于PLD中標稱閾值電壓的晶體管。
0008在又一實施例中，一種在PLD中互連電路的方法，其包括在一個電路中從信號源中接收輸入信號，產生有限振幅輸出信號，并將所述輸出信號供給另一電路(一個接收電路)。所述接收電路進一步產生一個有限振幅輸出信號。
0009附圖僅僅說明了本發明的示例性實施例，因此不應該被認為或解釋為對本發明范圍的限制。那些受益于本發明說明書的本領域普通技術人員應意識到，所公開的發明原理同樣可以用于其它等效的實施例中。在附圖中，在一個以上的附圖中所用的相同的數字標識表示相同的、類似的、或者等同的功能、部件或模塊。
0010圖1示出了根據本發明一個說明性實施例的PLD的總體方框圖。
0011圖2說明了根據本發明一個示例性實施例的PLD的平面布局圖。
0012圖3描述了一種電路裝置，其說明了一個互連(interconnect)的路由功能。
0013圖4描述了一種用于分析互連電路一階模型的電路裝置。
0014圖5說明了作為電壓(V)函數的功耗(P)的曲線圖。
0015圖6描述了根據本發明的互連的一個說明性實施例的電路裝置。
0016圖7描述了根據本發明的互連的另一個說明性實施例的電路裝置。
0017圖8和圖1O-13說明了根據本發明的互連的各個示例性實施例的電路裝置。
0018圖9描述了在本發明示例性實施例中加電期間所用信號的曲線圖。
具體實施例方式
0019本發明原理給出了減少PLD內能耗的裝置和相關方法。圖1示出了根據本發明一個說明性實施例的PLD 103的總體框圖。PLD 103包括配置電路130、配置存儲器(CRAM)133、控制電路136、可編程邏輯106、可編程互連109、以及I/O電路112。另外，根據需要，PLD 103可包括測試/調試電路115、一個或多個處理器118、一個或多個通信電路121、一個或多個存儲器124、一個或多個控制器127。
0020可編程邏輯106包括多塊可配置或可編程邏輯電路，例如查找表(LUT)、乘積項邏輯、多路復用器(MUX)、邏輯門、寄存器、存儲器、等等。根據需要，可編程互連109與PLD 103內的可編程邏輯106以及其它模塊和電路耦合。如下文將詳細描述的，可編程互連109在可編程邏輯106內的各種模塊和PLD 103內或外的其它電路之間提供可配置互連(耦合機構)。
0021控制電路136控制PLD 103內的各種操作。在控制電路136的監控下，PLD配置電路130利用配置數據來編程或配置PLD 103的功能(配置數據是從外部源，例如存儲設備、主機等中獲得的)。配置數據通常被用來存儲CRAM 133中的信息。CRAM 133的內容確定了PLD 103各個模塊的功能，例如可編程邏輯106和可編程互連109。
0022受益于本發明說明書的本領域普通技術人員應該理解，I/O電路112可包括各種各樣的I/O設備或電路。I/O電路112可與PLD 103的各個部分相耦合，例如可編程邏輯106和可編程互連109。I/O電路112為PLD 103內的各個模塊提供一種機構和電路，以與外部電路或設備通信。
0023測試/調試電路115有助于測試和檢查PLD 103內的各個模塊和電路。測試/調試電路115可包括那些受益于本發明說明書的本領域普通技術人員已知的多種模塊或電路。例如，根據需要，測試/調試電路115可包括在PLD 103加電或復位之后用于執行測試的電路。根據需要，測試/調試電路115還可包括編碼和奇偶校驗電路。
0024PLD 103可包括一個或多個處理器118。處理器118可耦合于PLD 103內的其它模塊和電路。如受益于本發明說明書的本領域技術人員所意識到的，處理器118可從PLD 103內部或外部的電路中接收數據和信息，并以各種各樣的方式來處理信息。一個或多個處理器118可構成一個數字信號處理器(DSP)。根據需要，DSP可以實現各種各樣的信號處理任務，例如壓縮、解壓縮、音頻處理、視頻處理、濾波處理等等。如那些受益于本發明說明書的本領域技術人員所理解的，根據需要，人們可以利用PLD 103的邏輯資源來實現DSP的功能，而不使用專用的DSP。
0025PLD 103還可包括一個或多個通信電路121。通信電路121可有助于在PLD 103內部的各種電路與PLD 103外部的電路之間進行數據和信息交換，如受益于本發明說明書的本領域技術人員所理解的。
0026PLD 103可進一步包括一個或多個存儲器124以及一個或多個控制器127。存儲器124允許存儲PLD 103內的各種數據和信息(例如用戶數據、中間結果、計算結果等)。根據需要，存儲器124可以為顆粒式或塊式的。控制器127允許與PLD外部電路接口，并對其操作和各種功能進行控制。例如，根據需要，控制器127可構成一個存儲控制器，其與外部的同步動態隨機存取存儲器(SDRAM)接口，并對同步動態隨機存取存儲器進行控制。
0027注意，圖1示出了PLD 103的一個簡化框圖。因此，PLD 103可包括其它模塊和電路，如本領域中的普通技術人員所理解的。這種電路的例子包括時鐘產生和分配電路、冗余電路、等等。而且，根據需要，PLD 103可包括模擬電路、其它數字電路、和/或混合型電路。
0028圖2示出了根據本發明一個示例性實施例的PLD 103的一個平面布局圖。PLD 103包括排列為二維陣列的可編程邏輯106。排列為水平互連和垂直互連的可編程互連109將可編程邏輯106的各個模塊互相耦合在一起。在說明性實施例中，根據本發明的PLD可具有層次結構。也就是說，可編程邏輯106的每個模塊可依次包含更小或更顆粒化的可編程邏輯模塊或電路。
0029可編程互連109為PLD 103(見圖1)的各種模塊提供了一種相互通信的機制或機構。一般而言，PLD 103的配置數據(或編程數據)確定了由它的資源(包括可編程邏輯106和可編程互連109)所實現的功能。利用可配置電路模塊，例如多路復用器、傳輸門、以及傳輸晶體管(pass transistor)，可編程互連109能夠在PLD 103中的各種電路中路由信號。
0030圖3示出了一個電路裝置200，其說明了一個互連109的路由功能。互連109包括一個驅動器電路203，以及一個通過耦合機構109A通信的接收器電路205。如受益于本發明說明書的本領域普通技術人員所理解的，根據需要，耦合機構109A可以采用各種形式。對具體實施方式
的選擇取決于許多因素，例如期望的應用、設計和性能規格等。舉例而言，耦合機構根據需要可包括導體、導線或者在PLD 103上的導體跡線、互連等。
0031驅動器電路203和接收器電路205中每一個可分別與PLD103(見圖1)中的一個源模塊和目標模塊通信，例如可編程邏輯106、處理器118、存儲器124等。也就是說，驅動器電路203接收來自PLD103中某個源的信號，并通過耦合機構109A信號(一個或多個)傳送到接收器電路205。接收器電路205將所述從耦合機構109A接收到的信號提供給PLD 103中的一個目標。
0032由于互連109遍布PLD 103(不論是在一個區段中還是在更小的互連區段)，所以互連109經常包括大量的電子組件，例如金屬氧化物半導體場效應晶體管(MOSFET)。這些晶體管的操作能夠引起PLD 103內相對較大的功耗。更具體地，這些晶體管的操作能夠引起靜態功耗(通常是由于泄漏引起)和動態功耗(通常是由于晶體管的開關引起)，如受益于本發明說明書的本領域普通技術人員所理解的。
0033圖4示出了一個電路裝置208，其有助于分析互連109的一階模型。電路裝置208將互連109A建模為一個包括電阻器210和電容器213的電阻器-電容器網絡。電阻器210可包括驅動器電路203的輸出阻抗以及耦合機構109A的阻抗。電容器213可包括耦合機構109A的電容以及接收器電路205的輸入電容。
0034假定電阻器210具有一個可以忽略的值(即，驅動器電路203內的相對較強的緩存區，低阻抗耦合機構109A，等等)，人們就可對驅動器電路203的功耗進行建模。設經由耦合機構109A通信的信號開關的頻率為f，則功耗P的值為P＝CV2f其中，C和V分別表示電容器213的電容和驅動器電路203的輸出電壓。注意，上述方程假定在驅動器電路203的輸出端處具有互補電路(即電壓在地電位和V之間擺動)。接收器電路205通常具有類似于驅動電路203的電路，因此由于開關信號而發生功耗。
0035注意，如上述方程所示，開關功耗隨著C、V、和/或f的增加而增加。耦合機構109A的物理性質(其經常由PLD 103的布局決定，以完成信號通信和分配)確定了電容C的值(設計者試圖盡可能多的減少C)。類似地，頻率f的值取決于PLD用戶想要實現的功能。
0036但是，人們可以通過降低V的值來影響互連109的功耗。注意，功率P是隨著電壓V的平方增加的，如圖5中能耗(P)-電壓(V)的曲線250所示。因此，降低V比同樣降低C或f對功耗有更顯著的效果。
0037在傳統的互連中，所述信號在地電位和電源電壓(VDD)之間擺動。如下文將詳細描述的，本發明的原理部分是要提供將電壓振幅減小到地電位之上、電源電壓(VDD)之下的裝置和相關方法。換言之，本發明互連所用電壓振幅的低電壓VL和高電壓VH分別為VL＝VGND+Δ1和VH＝VDD-Δ2其中，Δ1和Δ2表示的值取決于所用特定電路拓撲結構和設計。
0038圖6示出了一個電路裝置255，其描述了根據本發明的一種互連109的一個說明性實施例。在電路裝置255中的驅動器電路203包括兩級，一個前置驅動器電路或調節電路260A(第一級)以及一個電平轉換器電路263A(第二級)。前置驅動器電路260A驅動電平轉換器電路263。電平轉換器電路263A與耦合機構109A耦合，并將從一個或多個輸入信號中獲得的信號供給耦合機構109A。供給耦合機構109A的信號具有一個減少的電壓振幅。
0039耦合機構109A將從驅動器電路203接收到的信號提供給接收器電路205。接收器電路205包括一個前置驅動器電路或調節電路260B作為它的第一級。根據需要，前置驅動器電路260B可以具有與前置驅動器電路260A類似的電路裝置和拓撲結構。前置驅動器電路260B根據它從耦合機構109A中接收到的信號獲得一個或多個信號。前置驅動器電路260B將這些信號(一個或多個)提供給電平轉換器電路263B。電平轉換器電路263B提供一個低振幅信號作為互連109的輸出信號。根據需要，電平轉換器電路263B可具有與電平轉換器電路263A類似的電路裝置和拓撲結構。
0040圖7示出了一個電路裝置265，其描述了根據本發明的一種互連109的另一個說明性實施例。與圖6中的電路裝置不同的是，電路裝置265提供標準振幅或常規振幅邏輯信號(例如，具有軌至軌、或者VDD至接地、電壓振幅的信號)作為其輸出。
0041更具體地，在電路裝置255中的驅動器電路203包括兩級，一個前置驅動器電路或調節電路260A(第一級)以及一個電平轉換器電路263A(第二級)。前置驅動器電路260A驅動電平轉換器電路263。電平轉換器電路263A與耦合機構109A耦合，并將從一個或多個輸入信號中獲得的信號供給耦合機構109A。供給耦合機構109A的信號具有一個減少的電壓振幅。
0042耦合機構109A把從驅動器電路203接收到的信號提供給接收器電路205。接收器電路205包括一個前置驅動器電路或調節電路260B作為它的第一級。根據需要，前置驅動器電路260B可具有與前置驅動器電路260A類似的電路裝置和拓撲結構。前置驅動器電路260B根據它從耦合機構109A中接收到的信號獲得一個或多個信號，并在其輸出端提供這些信號(一個或多個)。前置驅動器電路260B與PLD電路270耦合，并對其進行驅動。PLD電路270在其輸入端(一個或多個)接收標準振幅邏輯信號。
0043圖8和圖10-圖13提供了根據本發明的互連電路的說明性實施例的電路裝置，該互連電路包括低能耗驅動器以及相關電路。圖9示出了在一些實施例中使用的某些信號的曲線圖，這將在下文詳細描述。
0044注意，圖8和圖10-圖13實施例中的每一個均包括驅動器電路203和接收器電路205。每個驅動器電路203(例如203A/203B)包括前置驅動器電路260(例如260A/260B)和電平轉換器電路263(例如263A/263B)。圖8和圖10-圖13中的電平轉換器263A和263B是類似的，并且操作也類似。此外，圖8和圖10-圖13中的實施例包括類似布局的晶體管301、304、和307，以及驅動這些晶體管的柵極的相關電路，這些相關電路也以類似的方式操作。
0045參考圖8中的電路裝置280，前置驅動器電路260A包括晶體管283A、286A、289A和292A。電平轉換器263A包括晶體管295A和298A。晶體管286A和289A組成一個換流器，如受益于本發明說明書的本領域普通技術人員所理解的。晶體管292A與晶體管289A串聯耦合(并且使用相同的門信號，即電路裝置280的輸入信號)。
0046晶體管292A具有一個相對較高的閾值電壓(VT)，有時稱為高VT(HVT)晶體管。例如，晶體管292A可具有一個閾值電壓，其偏離用于特定制造過程的標稱閾值電壓+80mV。
0047具有一個標稱閾值電壓的晶體管289A和具有一個相對較高的閾值電壓的晶體管292A的組合，允許前置驅動器電路260A把一個非零輸入電壓認為是邏輯低的信號。例如，前置驅動器電路260A能夠把一個具有大約VTP(PMOS晶體管的標稱閾值電壓)值的電壓認為是邏輯低的信號。在缺少晶體管292A的情況下，晶體管289A在輸入電壓的值為VTP(或者近似VTP)時可能無法關斷。
0048此外，晶體管292A的相對較高的閾值電壓有助于防止其打開或導通，從而防止產生導致功耗增加的電流泄漏(即，其減少了撬棒電流(crow-bar current))。換言之，相對較高的閾值電壓有助于減少晶體管289A和292A的串聯組合中的泄漏電流，因而減少了所述換流器的泄漏電流。晶體管283A充當了一個上拉設備，并且利用再生反饋，恢復邏輯高的輸入信號。
0049更具體地，一個邏輯高的輸入可具有一個比標稱電壓低的電壓(例如由于通過MUX或者傳輸晶體管耦合造成的)。晶體管283A的再生操作使這個電壓恢復到一個邏輯高的信號(VDD)。該換流器和晶體管283A的組合形成了一個半鎖(half lock)，如受益于本發明說明書的本領域普通技術人員所理解的。
0050換流器的輸出驅動電平轉換器263A。電平轉換器263A包括串聯耦合的晶體管295A和晶體管298A。電平轉換器263A與換流器除互換了PMOS和NMOS器件(即PMOS器件占據下疊層或堆棧(stack)，而NMOS器件組成上疊層)之外，具有類似的拓撲結構。由于這種拓撲結構，電平轉換器263A的輸出具有一個減小了的電壓振幅。
0051更具體地，電平轉換器263A的輸出電壓具有一個在(VGND+VTP)和(VDD-VTN)之間的電壓振幅，其中VTP和VTN分別表示晶體管298A和295A的閾值電壓。因此，電平轉換器263A具有比典型CMOS電路(即在VGND和VDD之間)更小的電壓振幅。如上所述，減小的電壓振幅有助于減少功耗。
0052前置驅動器電路260B包括晶體管283B、286B、289B、以及292B。電平轉換器263包含晶體管295B和298B。前置驅動器電路260B和電平轉換器263B分別與前置驅動器電路260A和電平轉換器263A類似地操作。根據仿真結果，在一個實施例中，電路裝置280能夠提供比傳統方法節約29％的能量。
0053耦合機構109A以及晶體管301和304將電平轉換器263A耦合到前置驅動器260B。CRAM 133中的存儲單元驅動晶體管301和304的柵極。因此，晶體管301和304有效地起到了傳輸晶體管的作用。根據CRAM 133存儲單元中的數據，晶體管301和304能夠選擇性地將電平轉換器263A耦合到前置驅動器260B。注意，人們可以根據需要使用不同數量或布局的晶體管和存儲單元，如受益于本發明說明書的本領域普通技術人員所理解的。
0054晶體管307充當了上拉晶體管。在晶體管301和304都關斷的情況下，晶體管307能夠將前置驅動器260B的輸入上拉至接近電源電壓，并因此防止這個輸入浮動或者具有不確定的值。信號NFREEZE驅動晶體管307的柵極。注意，圖10-圖13中的實施例使用了類似的電路裝置。
0055圖9示出了在PLD 103初始加電階段的信號NFREEZE相對于電源電壓的時序圖。在t＝t0處，電源電壓313開始向其最終值VDD上升。t0之后，在t＝t1時刻，信號310(NFREEZE)開始向一個接近VDD的最終值上升。但是，在t＝t0和t＝t1中間，信號310具有一個邏輯低的值。結果，晶體管307打開，將前置驅動器263B的輸入提高至接近VDD，或者一個邏輯高的值。注意，人們可以根據需要利用許多其它區別于圖9所示的時序和信號方案，如受益于本發明的本領域普通技術人員所理解的。
0056圖10示出了一個用在本發明的互連電路的說明性實施例中的電路裝置320，包括低能耗驅動器和相關電路。電路裝置320包括驅動器電路203和接收器電路205。驅動器電路203包括前置驅動器電路260A和電平轉換器263A。接收器電路205包括前置驅動器電路260B和電平轉換器263B。前置驅動器電路260A和260B具有類似的拓撲結構，并且以相同的方式操作。同樣，電平轉換器263A和263B具有類似的拓撲結構并且類似地操作。
0057前置驅動器電路260A包括晶體管283A、325A、330A、335A以及340A。晶體管283A、325A、330A、以及335A所構成的電路類似于圖8中的前置驅動器260A。因此，晶體管335A具有一個相對較高的VT(HVT)，其導致能耗降低，如上所述。但是，圖10中的前置驅動器260A包括一個附加晶體管340A。
0058晶體管340A的漏極端與VDD相耦合。晶體管340A預置節點350A(即，晶體管330A和HVT晶體管335A之間的節點)在一個低輸入過渡期間為(VDD-VTN)(在某種意義上，晶體管340A起到了施密特觸發器的作用)。也就是說，當輸入具有一個邏輯低狀態時(該電路的輸入具有VTP值)，晶體管340A將節點350保持在(VDD-VTN)。在邏輯低輸入的情況下，晶體管340A使晶體管330A獲得一個更高的源極電壓。高源極電壓使晶體管330A具有更高的閾值電壓，并因此具有較小的靜態能耗。
0059更具體地，晶體管340A的閾值電壓VT取決于許多因素，例如其源極和本體(body)之間的電壓。下列方程提供了作為本體-源極電壓函數的閾值電壓VT=VT(0)+γ{2φF-vBS-2φF}---(1)]]>或者，人們可以根據源極-本體電壓把方程1寫成VT=VT(0)+γ{2φF+vSB-2φF}---(2)]]>其中VT(0)＝當源極-本體電壓(或者本體-源極電壓)設為零時的閾值電壓。
γ＝本體因子，一個取決于本體摻雜度的常數。
φF＝一個常數。
vBS＝總的本體-源極電壓(即包括AC和DC分量)；以及vSB＝總的源極-本體電壓(即包括AC和DC分量)。
0060注意，當本體-源極電壓vBS(或者源極-本體電壓vSB)等于零時，閾值電壓VT等于VT(0)。如方程2所示，對于一個有限本體因子γ，晶體管的閾值電壓隨著源極-本體電壓vSB的增加而增加。閾值電壓的增加減少了泄漏電流，并因此減少了靜態能耗。因此，通過提高晶體管330A的源電壓并因此提高它的源極-本體電壓vSB，晶體管340A減少了前置驅動器電路260A的能耗。根據仿真結果，在一個實施例中，電路裝置280可以比傳統方法節約35％的能量。
0061前置驅動器電路260B包括晶體管325B、330B、335B以及340B。電平轉換器263B包括晶體管295B和298B。前置驅動器電路260B和電平轉換器263B的操作分別與前置驅動器260A和電平轉換器263A相似。根據仿真結果，在一個實施例中，電路裝置280能夠比傳統方法節約35％的能量。
0062圖11示出了一個用在根據本發明的互連電路的說明性實施例中的電路裝置360，其包括低能耗驅動器和相關電路。電路裝置360包括驅動器電路203和接收器電路205。驅動器電路203包括前置驅動器電路260A和電平轉換器263A。接收器電路205包括前置驅動器電路260B和電平轉換器263B。前置驅動器電路260A和260B具有類似的拓撲結構并且以一種相同的方式操作。同樣，電平轉換器263A和263B具有類似的拓撲結構并且類似地操作。
0063前置驅動器電路260A包括晶體管363A-384A。晶體管372A和375A耦合為一個互補信號驅動的串聯疊層。與前面各圖中描述的前置驅動器電路不同，前置驅動器260A并不包括半鎖。相反，單獨的電路利用互補門信號來驅動晶體管372A和375A的柵極。
0064更具體地，晶體管363A、366A和369A驅動PMOS晶體管372A的柵極。驅動晶體管372A的電路包括NMOS晶體管(即晶體管366A和369A)的一個串聯疊層。相反，晶體管384A、378A、以及381A驅動NMOS晶體管375A的柵極。驅動電路375A的電路包括PMOS晶體管(即晶體管378A和381A)的一個串聯疊層。所述驅動晶體管372A和375A的電路的這種布局減少了通過前置驅動器電路260A的撬棒電流。
0065前置驅動器電路260A的操作如下如果輸入信號具有一個邏輯高的信號(VDD-VTN)，晶體管363A是關斷的，而晶體管366A和369A則是導通的。邏輯高的輸入信號還使晶體管378A和晶體管381A關斷，晶體管384A導通，從而將晶體管375A的柵極拉向電路地電位。結果，晶體管375A關斷，晶體管372A導通，從而向電平轉換器263A提供了一個邏輯高的信號。
0066相反，如果輸入信號具有一個邏輯低的信號(VTP)，那么晶體管363A導通，而晶體管366A和369A關斷。所述邏輯低輸入信號還使晶體管378A和381A導通從而將晶體管375A的柵極拉高，并且使晶體管384A關斷。結果，晶體管375B關斷，而且晶體管375A也關斷，從而向電平轉換器263A提供一個邏輯低的信號。
0067前置驅動器電路260B包括晶體管363B-384B，其與前置驅動器電路260A布局類似。電平轉換器263B包括晶體管295B和298B。前置驅動器電路260B和電平轉換器263B的操作分別與前置驅動器260A和電平轉換器263A類似。根據仿真結果，在一個實施例中，電路裝置280能夠比傳統方法節約35％的能量。
0068圖12示出了一個用在根據本發明的互連電路的說明性實施例的電路裝置400，其包括低能耗驅動器和相關電路。電路裝置400包括驅動器電路203和接收器電路205。驅動器電路203包括前置驅動器電路260A和電平轉換器263A。接收器電路205包括前置驅動器電路260B和電平轉換器263B。前置驅動器電路260A和260B具有相同的拓撲結構并以相同方式操作。同樣，電平轉換器263A和263B具有類似的拓撲結構并且類似地操作。
0069前置驅動器電路260A包括晶體管403A、406A、409A、412A、415A、以及418A。晶體管403A以及418A給驅動器電路203提供一個反饋機構。晶體管406A和409A耦合組成一個串聯的PMOS疊層。相反，晶體管412A和415A耦合在一起組成一個串聯NMOS疊層。輸入信號與PMOS疊層(即晶體管406A和409A的柵極)和NMOS疊層(即晶體管412A和415A的柵極)耦合，并驅動它們。
0070在驅動器電路203中包括PMOS和NMOS疊層以及反饋晶體管403A和418A減小了前置驅動器260A的撬棒電流，與圖11中所述相應電路相似。但是，與圖11中的電路不同的是，電路裝置400是利用反饋(通過晶體管403A和418A)來實現這一功能。而且，這些PMOS和NMOS疊層減少或趨于減少靜態泄漏電流。結果，電路裝置400的能耗比傳統電路要小。
0071前置驅動器電路260A的操作如下假設前置驅動器電路260A的輸出信號(即節點425)具有一個邏輯低的值(VTP)，并且輸入信號轉變為一個邏輯低的值。結果，晶體管406A和409A導通，而晶體管412A和415A關斷。因而，PMOS疊層(晶體管406A和409A)拉高節點421的電壓(VDD-VTN)。
0072由于存在該反饋器，當輸入使其轉變成低信號時，晶體管403A幾乎完全關斷。同樣由于存在該反饋器，晶體管418A幾乎完全導通。對于相反的輸入值將出現相反的結果，如受益于本發明說明書的本領域普通技術人員所理解的。
0073前置驅動器電路260B包括晶體管403B、406B、409B、412B、415B、以及418B。電平轉換器263B包括晶體管295B和298B。前置驅動器電路260B和電平轉換器263B的操作分別與前置驅動器260A和電平轉換器263A類似。根據仿真結果，在一個實施例中，電路裝置280能夠比傳統方法節約42％的能量。
0074圖13示出了一個用在根據本發明的互連電路的說明性實施例中的電路裝置430，其包括低能耗驅動器和相關電路。電路裝置430包括驅動器電路203和接收器電路205。驅動器電路203包括前置驅動器電路260A和電平轉換器263A。接收器電路205包括前置驅動器電路260B和電平轉換器263B。前置驅動器電路260A和260B具有類似的拓撲結構并以相同方式操作。同樣，電平轉換器263A和263B具有類似的拓撲結構且類似地操作。
0075前置驅動器電路260A包括PMOS晶體管433A和NMOS晶體管436A。晶體管433A和436A耦合在一起組成一個換流器，如本領域普通技術人員公知的。但是，與普通換流器不同，晶體管433A和436A具有相對較高的閾值電壓(VT)，有時被稱為超高VT(SHVT)晶體管。例如，晶體管433A或者436A可具有一個偏離所述特定制造過程的標稱閾值電壓80mV的閾值電壓。
0076利用晶體管433A和436A(其具有相對較高的閾值電壓)減少了前置驅動器電路260A撬棒電流。更具體地，假定輸入具有一個邏輯高的值(VDD-VTN)。具有標稱閾值電壓的普通PMOS晶體管可能會導通并傳導一些電流，從而產生相對較高的撬棒電流。
0077如果該輸入具有一個邏輯低的值(VTP)，具有標稱閾值電壓的普通NMOS晶體管可能會導通，出現導致撬棒電流升高的有限值電流。但是，利用具有更高的絕對閾值電壓(例如SHVT)晶體管433A和436A，可以避免這些情況。換言之，晶體管433A的相對較高的閾值電壓在邏輯低值輸入時，阻止其導通。相反，晶體管433B的相對較高的閾值電壓在輸入信號具有邏輯高的值時阻止其導通。
0078電平轉換器263A包括晶體管295A和298A。晶體管295A和298A具有相對較低的閾值電壓，有時稱為低閾值電壓(LVT)。例如，晶體管295A或298A可具有偏離特定制造過程的標稱閾值電壓-80mV的閾值電壓。晶體管295A和298A的相對較低的閾值電壓保證了電平轉換器263的可靠性以及增強的操作。
0079更具體地，具有相對較低的閾值電壓(LVT)的晶體管295A和298A導致減少的振幅輸出信號，即VDD-VTN(LVT)的邏輯為高的電平和VGND+VTP(LVT)的邏輯為低的電平，其中VTN(LVT)和VTP(LVT)表示相對較低的閾值電壓(LVT)。因為前置驅動器電流260B利用具有更高絕對閾值電壓(SHVT)的晶體管433B和436B，所用邏輯高的電平和邏輯低的電平確保了前置驅動器電路260B中的晶體管完全“關斷”。
0080也就是說，所述電路依靠驅動器電路203第二級中的晶體管與接收器電路205第一級中的晶體管的閾值電壓之差，來確保正常操作而不出現(或者具有相對較小的)靜止靜態泄漏電流。另外，相對較低的閾值電壓導致晶體管295A和298A(以及，類似地，晶體管295B和298B)的電流驅動能力增加，進而導致它們的操作速度增加。
0081前置驅動器電路260B包括PMOS晶體管433B和NMOS晶體管436B。晶體管433B和436B分別具有與晶體管433A和436A類似的特性。電平轉換器263B包括晶體管295B和298B。前置驅動器電路260B和電平轉換器263B分別與前置驅動器電路260A和電平轉換器263A類似地操作。晶體管295B和298B分別具有與晶體管295A和298A類似的特性。根據仿真結果，在一個實施例中，電路裝置430能夠比傳統方法節約42％的能量。
0082注意，如受益于本發明說明書的本領域技術人員所理解的，人們可以根據需要將上述發明原理有效地應用到各種可編程集成電路(IC)中，其中所述可編程集成電路包括可編程或可配置的邏輯電路(它們也在本領域中被稱為其他名稱)。例如，此類電路包括了被稱為復雜可編程邏輯器件(CPLD)、可編程門陣列(PGA)、結構化應用專用IC(結構化ASIC)、以及現場可編程門陣列(FPGA)的器件。
0083參照附圖，本領域普通技術人員應注意的是，所示的各種模塊可以大體上描述了原理性功能和信號流。實際的電路實施方式可以包含也可以不包含所述各種功能模塊的獨立或分離的可識別的硬件，而且可以使用也可以不利用所示的特定電路。例如，人們可以根據需要把各種模塊的功能合并在一個電路模塊中。而且，人們可以根據需要利用若干個電路模塊來實現單個模塊的功能。電路實施方式的選擇取決于各種因素，例如用于給定實施方式的特定設計和性能規格，如受益于本發明說明書的本領域普通技術人員所理解的。對受益于本發明說明書的本領域普通技術人員而言，除了本文所述的實施例之外，本發明的其他變型和替代性實施例是明顯的。因此，本說明書向本領域技術人員介紹了實施本發明的方式，應被認為僅僅是說明性的。
0084所示的和所述的本發明的形式應該被認為是當前優選的或說明性的實施例。在不脫離本文所述發明的范圍的情況下，本領域技術人員可以對它的形狀、大小以及各部分布局等做各種修改。例如，本領域的技術人員可以用等同元件替換本文所示和所述的元件。而且，受益于本發明說明書的本領域技術人員在不脫離本發明范圍的情況下，使用本發明的某些特征時可獨立于其它特征的使用。
權利要求
1.一種互連電路，包括驅動器電路，其被配置成從一個輸入信號中獲得一個有限振幅驅動器輸出信號；以及接收器電路，其被耦合于所述驅動器電路，所述接收器電路被配置成從所述有限振幅驅動器輸出信號中獲得一個有限振幅接收器輸出信號。
2.根據權利要求1所述的互連電路，其中所述有限振幅驅動器輸出信號具有一個第一信號狀態和一個第二信號狀態，其中所述第一信號狀態對應于所述有限振幅驅動器輸出信號具有比地電位更高的電位，所述第二信號狀態對應于所述有限電壓振幅驅動器輸出信號具有比電源電壓更低的電位。
3.根據權利要求1所述的互連電路，其中所述有限振幅接收器輸出信號具有一個第一信號狀態和一個第二信號狀態，其中所述第一信號狀態對應于所述有限振幅接收器輸出信號具有比地電位更高的電位，所述第二信號狀態對應于所述有限電壓振幅接收器輸出信號具有比電源電壓更低的電位。
4.根據權利要求1所述的互連電路，其中所述輸入信號由一個可編程邏輯器件PLD內的第一可編程邏輯電路提供。
5.根據權利要求1所述的互連電路，進一步包括前置驅動器電路；以及電平轉換器電路，其被耦合于所述前置驅動器電路。
6.根據權利要求5所述的互連電路，其中所述電平轉換器電路包括一個PMOS晶體管，該PMOS晶體管被耦合到一個NMOS晶體管。
7.根據權利要求5所述的互連電路，其中所述前置驅動器電路進一步包括級聯耦合的多個晶體管，其中所述多個晶體管中的第一晶體管具有一個比標稱閾值電壓更高的閾值電壓。
8.根據權利要求7所述的互連電路，其中所述前置驅動器電路進一步包括一個耦合于所述第一晶體管的第二晶體管，以及一個耦合于所述第一晶體管和地電位的第三晶體管。
9.根據權利要求5所述的互連電路，其中所述前置驅動器電路進一步包括一個PMOS晶體管，該PMOS晶體管耦合于一個NMOS晶體管，其中所述PMOS晶體管由一個第一信號驅動，并且所述NMOS晶體管由一個第二信號驅動，且其中所述第一和第二信號包括互補信號。
10.根據權利要求5所述的互連電路，其中所述前置驅動器電路進一步包括PMOS晶體管，其由從所述驅動器輸出信號中獲得的一個反饋信號驅動；和NMOS晶體管，其由從所述驅動器輸出信號中獲得的所述反饋信號驅動。
11.根據權利要求5所述的互連電路，其中所述前置驅動器電路進一步包括PMOS晶體管，其具有一個比標稱閾值電壓更高的閾值電壓；和NMOS晶體管，其具有一個比標稱閾值電壓更高的閾值電壓，并且被耦合到所述PMOS晶體管。
12.一種互連電路，其用于耦合可編程邏輯器件PLD內的資源，所述互連電路包括一個驅動器電路，該驅動器電路包括至少一個晶體管，該至少一個晶體管具有比一個標稱閾值電壓更高的閾值電壓。
13.根據權利要求12所述的互連電路，其中所述驅動器電路包括一個前置驅動器電路，其被耦合于一個電平轉換器電路。
14.根據權利要求12所述的互連電路，進一步包括一個接收器電路，其包括至少一個晶體管，該至少一個晶體管具有比所述標稱閾值電壓更高的閾值電壓。
15.根據權利要求14所述的互連電路，其中所述驅動器電路從一個輸入信號中獲得一個有限振幅驅動器輸出信號。
16.根據權利要求15所述的互連電路，其中所述有限振幅驅動器輸出信號具有一個第一信號狀態和一個第二信號狀態，所述第一信號狀態具有一個比地電位更高的電壓，所述第二信號狀態具有一個比電源電壓更低的電壓。
17.根據權利要求14所述的互連電路，其中所述接收器電路從所述有限振幅驅動器輸出信號中獲得一個有限振幅接收器輸出信號。
18.根據權利要求17所述的互連電路，其中所述有限振幅接收器輸出信號具有一個第一信號狀態和一個第二信號狀態，其中所述第一信號狀態具有一個比地電位更高的電壓，以及所述第二信號狀態具有一個比電源電壓更低的電壓。
19.根據權利要求13所述的互連電路，其中所述電平轉換器電路包括一個PMOS晶體管，其被耦合于一個NMOS晶體管。
20.根據權利要求12所述的互連電路，其中所述驅動器電路進一步包括級聯耦合的多個晶體管，其中所述多個晶體管中的第一晶體管具有一個比所述標稱閾值電壓更高的閾值電壓。
21.根據權利要求20所述的互連電路，其中所述驅動器電路進一步包括一個耦合于所述第一晶體管的第二晶體管，以及一個耦合于所述第一晶體管和地電位的第三晶體管。
22.根據權利要求12所述的互連電路，其中所述驅動器電路進一步包括一個PMOS晶體管，其耦合于一個NMOS晶體管，其中所述PMOS晶體管由一個第一信號驅動，所述NMOS晶體管由一個第二信號驅動，且其中所述第一和第二信號包含互補信號。
23.根據權利要求12所述的互連電路，其中所述驅動器電路進一步包括PMOS晶體管，其由一個從所述驅動器輸出信號中獲得的反饋信號驅動；和NMOS晶體管，其由從所述驅動器輸出信號中獲得的所述反饋信號驅動。
24.根據權利要求12所述的互連電路，其中所述驅動器電路進一步包括PMOS晶體管，其具有一個比所述標稱閾值電壓更高的閾值電壓；和NMOS晶體管，其具有一個比所述標稱閾值電壓更高的閾值電壓，且被耦合于所述PMOS晶體管。
25.根據權利要求14所述的互連電路，其中所述驅動器電路耦合于所述PLD內的一個第一可編程邏輯電路，并且所述接收器電路耦合于所述PLD內的一個第二可編程邏輯電路。
26.一種互連可編程邏輯器件(PLD)內的電路的方法，所述方法包括在第一電路中從一個信號源接收一個輸入信號；產生所述第一電路的一個輸出信號，其中所述第一電路的所述輸出信號具有一個有限振幅；將所述第一電路的所述輸出信號供給一個第二電路；以及產生所述第二電路的一個輸出信號，其中所述第二電路的輸出信號具有一個有限振幅。
27.根據權利要求26所述的方法，其中，接收所述輸入信號進一步包括從所述PLD中的一個可編程邏輯電路接收所述輸入信號。
28.根據權利要求27所述的方法，進一步包括將所述第二電路的輸出信號供給所述PLD內的一個第二可編程邏輯電路。
29.根據權利要求26所述的方法，其中所述第一電路包括至少一個晶體管，該至少一個晶體管具有不同于一個標稱閾值電壓的閾值電壓。
30.根據權利要求26所述的方法，其中所述第二電路包括至少一個晶體管，該至少一個晶體管具有不同于一個標稱閾值電壓的閾值電壓。
31.根據權利要求26所述的方法，其中所述第一電路包括驅動器電路。
32.根據權利要求31所述的方法，其中所述第二電路包括接收器電路。
33.根據權利要求26所述的方法，其中，將所述第一電路的所述輸出信號供給一個第二電路進一步包括，通過多個晶體管來路由所述第一電路的所述輸出信號。
34.根據權利要求26所述的方法，其中所述第一電路的所述輸出信號具有一個第一狀態和一個第二狀態，所述第一狀態對應于不同于地電位的一個電壓電平，所述第二狀態對應于不同于電源電壓的一個電壓電平。
35.根據權利要求26所述的方法，其中所述第二電路的所述輸出信號具有一個第一狀態和一個第二狀態，所述第一狀態對應于不同于地電位的一個電壓電平，以及所述第二狀態對應于不同于電源電壓的一個電壓電平。
全文摘要
一種互連電路，其包括一個驅動器電路和一個接收器電路。所述接收器電路與所述驅動器電路耦合。所述驅動器電路被配置成接收一個輸入信號，并從所述輸入信號中獲得一個有限振幅驅動器輸出信號。所述接收器電路被配置成從所述有限振幅驅動器輸出信號中獲得一個有限振幅接收器輸出信號。
文檔編號H03K19/00GK1912860SQ20061010305
公開日2007年2月14日 申請日期2006年7月11日 優先權日2005年7月11日
發明者V·桑托卡, R·西汝維德戶拉 申請人:阿爾特拉公司