專利名稱：多偏置多種柵極的模擬電路結構及相關方法
技術領域：
本發明有關于一種多偏置多種柵極的模擬電路結構及相關方法，尤其指一種以不同電壓來直接偏置不同氧化層厚度的元件/晶體管以提升整體性能的模擬電路結構及相關方法。
背景技術：
在現代信息社會中，各種聲音、圖像、信息都能以電子信號的方式來加以處理、傳輸與存儲，因此，用來處理電子信號的各種信號處理電路及相關電路結構，也就成為現代信息廠商研發的重點。如本領域技術人員所知，信號處理電路常依其信號的種類而被分類為數字電路與模擬電路；其中，雖然數字電路發展快速也日趨成熟，但模擬電路(包括模擬/數字信號混合電路)的重要性仍不減反增。譬如說，要將豐富的聲音、圖像以低失真、高品質的方式取樣轉換為電子信號，就需要高性能、高速度的模擬至數字轉換轉換器，而模擬至數字轉換器就屬于模擬電路(包括模擬/數字信號混合電路)的一種。另外，以高速傳輸的電子信號(譬如說是高速無線網絡的信號)或從存儲媒體(如磁盤)中存取到的電子信號也都趨向于模擬電子信號，需要以模擬電路(或稱混合信號電路，mixed signal circuit)來加以處理。事實上，所有電子信號(即使是數字電子信號)的本質都是模擬信號，而模擬電路能掌握電子信號的模擬特性，也因此，發展高性能/高速度的模擬電路及相關結構仍然是現代信息廠商最重視的研發關鍵之一。
如本領域技術人員所知，數字電子信號是依據不同的信號幅值范圍來劃分數字電子信號所攜載的信息。譬如說，若電子信號的大小在某一較低的電平范圍中，則其攜載的為數字“0”；若電子信號的大小在另一較高的電平范圍中，則可將其攜載的信息判讀為數字“1”。相較之下，模擬電子信號的信號大小本身就代表了獨特的對應信息；當模擬電子信號的大小連續性地由低變高時，其所攜載的信息也就會連續地改變。也因此，模擬電路通常較為重視其所能處理的信號擺動(swing)范圍；換句話說，模擬電路的電路結構應能容許較大的信號擺動范圍，以廣納信號擺動范圍中的各種對應信息。當然，信號擺動范圍最基本的限制就是電路的偏置電壓；模擬電路的偏置電壓越大，其所能容許的信號擺動范圍通常也較大。因此，在現行的公知技術中，模擬電路也就常被偏置在較高的電壓。
一般來說，高偏置的電路要由大尺寸的元件(如具有厚柵極氧化層的金屬氧化物半導體晶體管)來構成；厚氧化層的元件/晶體管能耐受較高的偏置環境。不過，以厚氧化層的元件/晶體管來構成模擬電路也有缺點厚氧化層的元件/晶體管速度較慢、占用的布局面積較大、消耗的功率也較多。為了增進模擬電路的速度，現行的公知技術也嘗試在模擬電路中引進尺寸縮減(scaled down)的小尺寸元件，如具有薄柵極氧化層的金屬氧化物半導體晶體管。小尺寸元件的速度較高，功率消耗較少，布局面積也較小。關于這種公知技術，請參考圖1；圖1示意的是一公知的模擬電路結構，譬如說是一公知混合式雙種柵極的模擬至數字轉換器100。在此公知的模擬電路結構中，公知技術是采用單一的高電壓偏置環境(如3.3伏)，也因此，公知模擬電路中的大部分元件都是適用于高偏置環境的厚氧化層晶體管，譬如說是適用于3.3伏的0.35微米元件。如在圖1中，電路120與140均是以這類大尺寸元件來形成的。不過，為了彌補厚氧化層晶體管較慢的反應速度，公知技術也嘗試使用了少數的薄氧化層晶體管，譬如說是0.18微米元件。如圖1中的電路160，即是以少數個小尺寸元件所組成的電路。
雖然圖1中的公知技術嘗試在模擬電路中引進小尺寸元件，但是，如本領域技術人員所知，薄氧化層晶體管通常僅能適用于較低的偏置環境。譬如說，薄氧化層晶體管的柵極氧化層較薄，不能耐受較高偏置環境下的信號，只能運用于較低的偏置環境。然而，如圖1所示，由于公知模擬電路中只有提供高電壓的偏置環境，故當公知技術要引進小尺寸元件時，這些薄氧化層晶體管還必需以大尺寸元件來加以保護，不能直接獲取偏置電源，亦即，0.18微米的小尺寸元件適用的偏置電壓為1.8伏，不能直接獲取3.3伏的偏置電源，必需在0.35微米元件的保護下才能運作。這樣一來，小尺寸元件的應用范圍在模擬電路設計中就會大受限制，小尺寸元件無法大量地被運用，也就無法顯著提升模擬電路的整體效能。
發明內容
本發明提出一種嶄新的模擬電路結構及相關方法，其針對不同尺寸的元件直接提供不同的偏置電壓，使不同尺寸的元件/晶體管能充分發揮各自的特性，有效提升模擬電路的整體效能，并克服公知模擬電路結構的缺點。
本發明還提出一種多偏置多種柵極的模擬電路結構，其包含有多個偏置于一第一電壓的第一類元件；以及多個偏置于一第二電壓的第二類元件，而第二電壓不同于第一電壓。譬如說，第一類元件可以是薄氧化層晶體管(如0.18微米元件)，第一電壓則用來提供低電壓的偏置環境(如1.8伏)；第二類元件則可以是厚氧化層晶體管(如0.35微米元件)，第二電壓則用來提供高電壓的偏置環境(如3.3伏)。也就是說，第一類元件可以是在0.18微米制造下根據0.18微米規范(以0.18微米為基本線寬的電路規范)所實施的薄氧化層金屬氧化物半導體晶體管/元件，第二類元件則可以是同一制造下根據0.35微米規范(以0.35微米為基本線寬的電路規范)以不同制造步驟所實施出來的厚氧化層金屬氧化物半導體晶體管/元件。由于本發明會針對不同尺寸的元件/晶體管分別提供適用的偏置電壓，故可充分運用不同尺寸的元件，讓不同尺寸的元件/晶體管可各自發揮其特性薄氧化層晶體管能充分發揮其快速、低功率消耗的特性，厚氧化層晶體管則能支持較大的信號擺動范圍。在不犧牲信號擺動范圍的情形下，本發明模擬電路(包括模擬/數字信號混合電路，analog/digital mixed signal)充分運用薄氧化層元件(晶體管)的特性來增加其信號處理效能，并減少功率消耗與布局面積。本發明的電路結構實現高性能模擬電路—包括模擬/數字信號混合電路等用來接收/發出/處理模擬信號的電路，譬如說是模擬至數字轉換器。
本發明還提供一種信號處理電路，其包含有多個流水線單元，各流水線單元中包含有多個偏置于一第一電壓的第一類元件與多個偏置于一第二電壓的第二類元件，且第二電壓不同于第一電壓。就如前述，此第一類元件可以是薄氧化層晶體管(如0.18微米元件)，第一電壓則用來提供低電壓的偏置環境(如1.8伏)。第二類元件則可以是厚氧化層晶體管(如0.35微米元件)，第二電壓用來提供高電壓的偏置環境(如3.3伏)。更明確地說，在各流水線單元中，可利用多個第一類元件與第二類元件混合形成一輸入電路(并偏置于第一電壓與第二電壓)、以多個第一類元件與第二類元件混合形成一輸出電路(并偏置于第一電壓與第二電壓)，并以多個第一類元件形成一核心電路(并偏置于第一電壓)。其中，輸入電路與輸出電路可分別用支持來高擺動(swing)范圍的信號接收及發出，連接在輸入電路及輸出電路間的核心電路則可根據輸入電路接收的信號進行信號處理，并將信號處理的結果由輸出電路輸出。上述信號處理電路可以是一模擬電路(包括模擬/數字信號混合電路)，其可接收或發出或處理模擬信號。
譬如說，在各流水線單元中，可利用多個第一類小尺寸元件與第二類大尺寸元件形成一取樣維持(S/H，Sampling/Holding)電路與一輸出放大電路，并以多個第一類小尺寸元件形成一核心電路。取樣維持電路與輸出放大電路分別做為流水線單元中的輸入電路與輸出電路，分別用來接收及發出高擺動(swing)范圍的信號，而核心電路連接在取樣維持電路及輸出放大電路之間，用來根據取樣維持電路接收的信號進行信號處理，并將信號處理的結果由輸出放大電路輸出。更明確地說，此一核心電路可包括有一個以第一類小尺寸元件形成的模擬至數字轉換單元，一個以第一類小尺寸元件形成的數字至模擬轉換單元以及一個以第一類小尺寸元件形成的信號合成電路。模擬至數字轉換單元可根據取樣維持電路的輸出而提供一數字信號；數字至模擬轉換單元可將數字信號轉換為一模擬信號而輸出至輸出放大電路；而信號合成電路則可實施一加法節點，其可將模擬信號與取樣維持電路的輸出結合(相減，或稱減法器)。
配合上述的流水線單元，做為流水線式模擬至數字轉換器(pipeline ADC)的上述信號處理電路還可另外設有多個延遲單元及一糾錯電路。其中，各延遲單元對應于一流水線單元，每一延遲單元可將對應流水線單元的數字信號延遲；而糾錯電路則可根據各延遲電路延遲后的信號而提供一數字輸出信號。利用本發明技術構思所構成的流水線式模擬至數字轉換器能充分結合小尺寸元件與大尺寸元件的各所述優點，不僅信號擺動范圍大，也能充分發揮小尺寸元件高速、低功率消耗的特性，有效增進流水線式模擬至數字轉換器的效能。以一實例來說，本發明所實施的模擬至數字轉換器可使處理速度增加約20％，功率消耗則可減少約30％。
本發明還提供一種實施(包括設計/制造)一模擬電路的方法，該方法包括有下列步驟在該模擬電路中實施多種不同種類的元件；在該模擬電路中實施多個不同電壓的電源；以及，在該模擬電路中，使不同種類的元件分別偏置于該等不同電壓的電源。在上述步驟中，當要實施不同種類的元件時，以不同氧化層厚度的金屬氧化物半導體晶體管來分別實施不同種類的元件。等效上來說，這些不同種類的元件，就是以不同尺寸規范來分別實施的元件，也就是在同一制造中分別以不同制造步驟形成不同種類的元件，譬如說是在0.18微米制造中以不同制造步驟所分別形成的0.35微米元件(厚氧化層晶體管)與0.18微米元件(薄氧化層晶體管)就是不同種類的元件。對這些不同種類的元件，本發明分別提供不同的偏置，如以3.3伏來偏置0.35微米元件/以1.8伏來偏置0.18微米元件，這樣就能使不同種類的元件充分發揮各自的特性，增進模擬電路(包括模擬/數字信號混合電路)的整體效能與特性。
圖1為顯示公知技術的模擬至數字轉換器的模擬電路結構。
圖2為本發明模擬電路結構的示意圖。
圖3為本發明模擬電路結構的實施示意圖。
圖4系以本發明模擬電路結構來建立一流水線式模擬至數字轉換器的示意圖。
圖5為本發明模擬電路以不同配置來為不同尺寸元件安排不同偏置的示意圖。
圖6顯示根據本發明的較佳具體實施例的實施模擬集成電路的方法流程圖。
主要元件符號說明100、200、300 模擬電路120、140、160、220、240、320、340電路400數字至模擬轉換器410流水線單元420延遲單元430數字糾錯電路510取樣維持電路520模擬至數字轉換單元530數字至模擬轉換單元540信號合成電路550輸出放大電路610、620 步驟
Sd(j)、Sa(j)、Vin 信號具體實施方式
請參考圖2；圖2是以一模擬電路200為例來說明本發明模擬電路結構的示意圖。模擬電路200包含不同氧化層厚度的晶體管/元件，并針對各不同種類的元件分別提供不同電壓的偏置，使各類元件能充分發揮其特性。如在圖2的例子中，模擬電路200可以包括有大尺寸/厚氧化層的元件/晶體管以及小尺寸/薄氧化層的元件/晶體管，以這兩種不同種類的元件/晶體管來設計一混合式雙種柵極模擬電路。對應這兩種不同種類的元件/晶體管，模擬電路200提供了兩種不同電壓的偏置；電壓較低的偏置環境用來向薄氧化層的元件/晶體管提供偏置，電壓較高的偏置環境用來向厚氧化層的元件/晶體管提供偏置。由薄氧化層的元件/晶體管所構成的電路240可偏置于較低的電壓，由厚氧化層的元件/晶體管(或是混合由小尺寸元件與大尺寸元件)構成的電路220則可偏置于較高的電壓。在這種偏置結構下，小尺寸元件的電路240就能充分發揮其高速、低功率消耗的特性，而大尺寸元件的電路220則具有較大的信號擺動范圍。
以實例來說，在圖2中的小尺寸元件可以是0.18微米的元件/薄柵極氧化層的金屬氧化物半導體晶體管，其可被偏置于較低的1.8伏。在這種偏置下，0.18微米的元件可直接連接在1.8伏偏置電源，直接獲取偏置電源，不需經由厚氧化層/大尺寸元件間接獲取電源。也因此，本發明的模擬電路結構能采用更多的小尺寸元件來改善模擬電路的整體性能，使運作速度加快，降低功率消耗，減少布局面積并提升元件集成度。相對地，大尺寸元件則可以是0.18微米制造下的0.35微米元件/厚柵極氧化層的金屬氧化物半導體晶體管；這類元件可直接被偏置于較高的3.3伏。在此高偏置環境下，大尺寸元件所構成的電路能容許較大的信號擺動范圍，以廣納模擬信號在其信號擺動范圍中的各種對應信息。
圖3為進一步具體的實施例來說明本發明的模擬電路結構。模擬電路300中的邏輯塊(電路340可包含如各種邏輯門、反相器)較佳地為薄氧化層晶體管(例如0.18微米元件)；這些小尺寸元件會被偏置在較低的電壓(如1.8伏)。而一些涉及模擬功能的塊(即電路320)則可用厚氧化層晶體管混合薄氧化層晶體管一起來建立；對應地，這些流水線單元會混合由高電壓與低電壓(如3.3伏與1.8伏)適當偏置。舉例而言，電路320中可包括有模擬放大器(如差動運算放大器)，此放大器的前級放大電路可由偏置于低偏置的小尺寸元件來構成，而后級放大電路則可由偏置于高電壓的大尺寸元件來構成；這樣一來，此放大器就能兼顧運作速度與輸出信號的信號擺動范圍。
由圖3的討論可知，本發明不僅是在邏輯塊中運用小尺寸/低偏置的元件，也會在情況允許下適當地在模擬塊(如前述的放大器)中采用小尺寸/低偏置的元件，而進一步增進本發明模擬電路的效能，使本發明整體電路的速度更快、效能更高，消耗的功率卻更低，也不會犧牲高偏置環境下應有的信號擺動范圍。
圖3的模擬電路可以是一模擬至數字轉換器。以本發明技術構思來構成高性能模擬至數字轉換器的進一步實施情形可參考圖4。圖4是以流水線式模擬至數字轉換器400為例來說明。流水線式模擬至數字轉換器400具有多級(第1級至第N級)串連的流水線單元410，能彼此互相交換信號，也就是由前一級流水線單元410接收模擬信號，并在信號處理后將模擬信號輸出至次一級流水線單元410。模擬輸入信號Vin可輸入至第1級流水線單元410；而在各流水線單元410(譬如說是第j級流水線單元，j＝1...N)中，可分別設有取樣維持電路510、模擬至數字轉換單元520、數字至模擬轉換單元530、信號合成電路540及放大輸出電路550。取樣維持電路510可視為流水線單元410的輸入電路，其可對前一級流水線單元410所輸出的模擬信號進行取樣。模擬至數字轉換單元520、數字至模擬轉換單元530及信號合成電路540可聯合構成出一信號核心電路。取樣維持電路510取樣的結果會由模擬至數字轉換單元520轉換為(K+1)位的數字信號Sd(j)(其中K為一常數)。數字信號Sd(j)會再由數字至模擬轉換單元530轉換為模擬信號Sa(j)。而信號合成電路540就可實施一加法節點，將此信號Sa(j)與取樣維持電路510的輸出相合成(相減，或視為減法器)。合成的信號會由輸出放大電路550輸出至次級流水線單元410，故此輸出放大電路550可視為流水線單元410的輸出電路。
對應于各流水線單元410，轉換器400中也有多個延遲單元420，其可將各流水線單元410的數字信號延遲并傳輸至一數字糾錯電路430。根據各延遲單元420所傳來的數字信號，數字糾錯電路430就能輸出模擬至數字轉換后的數字輸出信號。
在以本發明的電路結構構思來實施數字至模擬轉換電路400時，各延遲單元420及糾錯電路430較佳地施用小尺寸/低偏置的元件(譬如說是0.18微米/偏置于1.8伏的薄氧化層晶體管)來組織建立。而在各個流水線單元410中，涉及模擬信號輸入/輸出的取樣維持電路510與輸出放大電路550較佳地施用混合元件來建立，也就是混合以不同尺寸/不同偏置的不同種類元件(譬如說，混合以0.18微米/偏置于1.8伏的薄氧化層晶體管與0.35微米/偏置于3.3伏的厚氧化層晶體管)來實施此兩個電路。至于各流水線單元410的核心電路，包含模擬至數字轉換單元520、數字至模擬轉換單元530及信號合成電路540，皆可施用小尺寸/低偏置的元件(譬如說是0.18微米/偏置于1.8伏的薄氧化層晶體管)，并將小尺寸元件直接偏置于低電壓，這些小尺寸元件就能充分發揮其快速、低功率消耗的特性，增進信號處理的效能。而偏置于高電壓的大尺寸元件則能適當地維持模擬信號處理所偏好的高信號擺動范圍。綜合這些特性優點，本發明的電路結構構思將能實施出高效能/低功率消耗的高性能模擬至數字轉換器與其他各種模擬電路。舉例而言，相較于公知技術的模擬至數字轉換器，本發明所實施的模擬至數字轉換器可使處理速度增加約20％，功率消耗則可減少約30％。
在將本發明結構實施于芯片中時，可利用各種不同的電源配置來為本發明電路中的不同尺寸元件分別提供不同的偏置。圖5顯示以兩種電源配置實施例來示意本發明為不同尺寸元件安排不同偏置電源的情形，在圖5的配置A中，芯片上可設有多個外接電源端口(各電源端口可以由一或多個電源引腳(power pin)、電源連接焊點(power pad)及/或電源球連接點(power ball)來實施)，各組獨立的外接電源端口分別用來外接在不同的外接偏置電源，而本發明電路中的不同尺寸元件就可由這些不同的外接電源端口分別取得各自的偏置電源。一般來說，當芯片要安裝在電路板上時，電路板上本身多已安裝穩壓電路(或穩壓芯片)以提供多組不同電壓的偏置電源，而配置A的芯片就可直接由不同外接電源端口分別接收不同電壓的偏置電源。
在圖5的配置B中，芯片可以只設有單一一種外接電源端口以外接于單一電壓的外接電源，但芯片內部可另設有一電壓調整電路(regulator)，其可利用外接電源端口提供的偏置電源產生其他種不同電壓，以為不同尺寸的元件提供不同電壓的偏置，在配置B中，芯片只有一電源端口來接受3.3伏的外接偏置電源，但芯片中的內部電壓調整電路可利用此3.3伏偏置產生另一個1.8伏偏置。如此一來，本發明電路中的0.35微米元件就可直接偏置于3.3伏，而0.18微米元件則可直接偏置于電壓調整電路提供的1.8伏電源。
圖6顯示根據本發明的較佳具體實施例的實施模擬集成電路的方法流程圖，在步驟610，在模擬集成電路中實施具有第一種類的多個元件的第一電路；在步驟620，在模擬集成電路中實施具有第二種類的多個元件的第二電路；第一電路及第二電路偏置于不同電壓。實施不同種類的元件時，在同一制造中分別以不同制造步驟形成不同種類的元件。舉例而言，在0.18微米制造下，第一電路包含多個0.18微米元件，第二電路包含多個0.35微米元件，第一電路直接偏置于1.8伏電源，而第二電路直接偏置于3.3伏。
總結來說，在本發明所揭示的模擬電路結構中，使不同氧化層厚度/經歷不同制造步驟的元件/晶體管分別偏置于不同的偏置電源。在公知技術中，公知模擬電路配置僅為大尺寸元件配置高電壓偏置環境，即使引入了少數的小尺寸元件，這些小尺寸元件也因為沒有適當的偏置環境而有運用上的限制，無法被廣泛、大量地采用，也就無法充分發揮其快速、低功率消耗的特性。相較的下，本發明的模擬電路構成為不同尺寸的元件分別安排獨立的偏置環境，以解除小尺寸元件的運用限制，使本發明模擬電路能大量采用小尺寸元件，并使小尺寸元件的特性與優點能充分發揮。再加上大尺寸元件所能容許的高信號擺動范圍，本發明模擬電路就可在不影響信號擺動范圍的情形下有效增進模擬電路的效能，降低模擬電路的功率消耗，減少模擬電路所需的布局面積，提高其集成度。在0.18微米制造提供了0.18微米元件與0.35微米元件(即雙種柵極-雙種厚度柵極的半導體制造)；就如前述各實施例所討論的，本發明利用1.8伏/3.3伏來分別偏置0.18微米元件與0.35微米元件以提升模擬電路的特性；隨著半導體制造的持續進步，在同一制造中實施多種不同氧化層厚度的元件/晶體管的制造技術，使模擬電路中不同種類元件可各自發揮其特性，并提升模擬電路的整體特性。
以上所述僅為本發明的優選實施例，凡依本發明權利要求所進行的等效變化與修改，皆應屬本發明的涵蓋范圍。
權利要求
1.一種多偏置多種柵極的模擬電路結構，其包含有多個第一類元件，偏置于一第一電壓；以及多個第二類元件，偏置于一第二電壓，其中，該第二電壓不同于該第一電壓。
2.如權利要求1所述的模擬電路結構，其中該第一類元件為薄氧化層的金屬氧化物半導體晶體管，而該第二類元件為厚氧化層的金屬氧化物半導體晶體管，且該第二電壓大于該第一電壓。
3.如權利要求2所述的模擬電路結構，其中該第一類元件符合小尺寸規范的電子元件，而該第二類元件符合大尺寸規范的電子元件。
4.如權利要求1所述的模擬電路結構，其中該第一類元件與該第二類元件在同一制造中分別經歷不同制造步驟所形成的。
5.如權利要求1所述的模擬電路結構，其可處理一模擬信號。
6.如權利要求1所述的模擬電路結構，其可為一模擬至數字轉換器。
7.如權利要求1所述的模擬電路結構，其為一模擬/數字混合信號電路。
8.一種流水線式模擬至數字轉換器，其包含有多個流水線單元，各流水線單元中包含有多個偏置于一第一電壓的第一類元件；以及多個偏置于一第二電壓的第二類元件，且該第二電壓不同于該第一電壓。
9.如權利要求8所述的流水線式模擬至數字轉換器，其為一模擬電路，用以處理一模擬信號。
10.如權利要求9所述的流水線式模擬至數字轉換器，其中，在各流水線單元中，以多個第一類元件與第二類元件形成一輸入電路及一輸出電路，并以多個第一類元件形成一核心電路；該輸入電路與該輸出電路分別用來接收及發出高擺動范圍的信號，而該核心電路連接在該輸入電路及該輸出電路之間，用來根據該輸入電路接收的信號進行信號處理，并將信號處理的結果由該輸出電路輸出。
11.如權利要求8所述的流水線式模擬至數字轉換器，其為一流水線式模擬至數字轉換器；而在各流水線單元中，以多個第一類元件與第二類元件形成一取樣維持電路與一輸出放大電路，并以多個第一類元件形成一核心電路；該取樣維持電路與該輸出放大電路分別用來接收及發出高擺動范圍的信號，而該核心電路連接在該取樣維持電路及該輸出放大電路之間，用來根據該取樣維持電路接收的信號進行信號處理，并將信號處理的結果由該輸出放大電路輸出。
12.如權利要求11所述的流水線式模擬至數字轉換器，其中，該核心電路包含有一個以多個第一類元件形成的模擬至數字轉換單元；其可根據該取樣維持電路的輸出而提供一數字信號；一個以多個第一類元件形成的數字至模擬轉換單元；其可將該數字信號轉換為一模擬信號；以及一個以多個第一類元件形成的信號合成電路，其可將該模擬信號與該取樣維持電路的輸出結合。
13.如權利要求11所述的流水線式模擬至數字轉換器，其還包含有多個延遲單元，各延遲單元對應于一流水線單元，每一延遲單元可將對應流水線單元的數字信號延遲；以及一數字糾錯電路，其可根據各延遲電路延遲后的信號而提供一數字輸出信號。
14.如權利要求13所述的流水線式模擬至數字轉換器，其中，各延遲單元與該糾錯電路以多個第一類元件所形成。
15.如權利要求8所述的流水線式模擬至數字轉換器，其中該第一類元件為薄氧化層的金屬氧化物半導體晶體管，而該第二類元件為厚氧化層的金屬氧化物半導體晶體管，且該第二電壓大于該第一電壓。
16.如權利要求15所述的流水線式模擬至數字轉換器，其中該第一類元件符合小尺寸規范的電子元件，而該第二類元件符合大尺寸規范的電子元件。
17.如權利要求8所述的流水線式模擬至數字轉換器，其中該第一類元件與該第二類元件在同一制造中分別經歷不同制造步驟所形成的。
18.一種實施一模擬集成電路的方法，其包含有在該模擬集成電路中實施一第一電路；以及在該模擬電路中實施一第二電路；其中，該第一電路及該第二電路偏置于不同電壓。
19.如權利要求18所述的方法，其中該第一電路的偏置低于該第二電路的偏置。
20.如權利要求18所述的方法，其中該第一電路具有一第一種類的多個元件，且該具有第二電路具有一第二種類的多個元件。
21.如權利要求20所述的方法，其中，當要實施不同種類的元件時，以不同氧化層厚度的金屬氧化物半導體晶體管來分別實施不同種類的元件。
22.如權利要求20所述的方法，其中，當要實施不同種類的元件時，在同一制造中分別以不同制造步驟形成不同種類的元件。
全文摘要
一種多偏置多種柵極的模擬電路結構及相關方法。在模擬電路中，不同柵極氧化層厚度的元件/晶體管偏置在不同的電壓，以直接結合不同種類元件的特性來提升模擬電路的整體性能，例如可用1.8伏偏置0.18微米的薄氧化層晶體管，以發揮這類元件快速、低功率消耗的特性，并以3.3伏偏置0.35微米的厚氧化層晶體管，以實施模擬電路的寬廣信號擺動范圍。
文檔編號H03M1/06GK1976234SQ20061008787
公開日2007年6月6日 申請日期2006年5月26日 優先權日2005年11月29日
發明者容天行, 黃昭評, 楊偉毅 申請人:晨星半導體股份有限公司