專利名稱：緩沖電路的制作方法
技術領域：
本發明涉及一種緩沖電路，特別涉及一種即使當從端子外部輸入高于電源電壓的電壓時也不會使電流流入端子內部的緩沖電路。
背景技術：
近來的半導體裝置具有多種功能，并且使用各式各樣的輸入/輸出信號。同時，要求半導體裝置具有盡可能少量的端子。最近，為了滿足該要求而采用的方法是在輸入模式和輸出模式下使用一個端子。然而，為了減小功耗，近期的技術通過使用與其功能對應的多個供電系統(例如3.3V供電系統和5.0V供電系統)來操作半導體裝置和電子設備中安裝的半導體裝置，從而操作整個電子設備。在該電子設備中，當從5.0V供電系統向3.3V供電系統的半導體裝置輸入信號時，不希望的電流流入了3.3V供電系統的半導體裝置內部。為了克服這一缺陷，可使用一緩沖電路(冗余緩沖電路)，其在輸入電壓高于電源電壓時防止端子電流流入。例如，在輸出模式下，3.3V供電系統下工作的緩沖電路以從地電位到3.3V的幅值范圍輸出信號。另一方面，在輸入模式下，緩沖電路將其端子置于高阻抗狀態從而接收信號。此外，當3.3V系統緩沖電路從5.0V供電系統的半導體裝置接收輸入時，其能夠接收具有從地電位到5.0V幅值范圍的信號，同時防止電流流入端子內。在日本未審專利申請公開第2004-328443中公開了一個這樣的緩沖電路的例子。
圖12示出了相關技術中典型的緩沖電路1200。這里參照圖12描述相關技術的典型緩沖電路1200。當OEB信號處于低電平(例如地電壓)時，緩沖電路1200處于輸出模式，并且當OEB信號處于高電平(例如電源電壓)時，緩沖電路1200處于輸入模式。
緩沖電路1200的輸出模式操作如下。當OEB信號處于低電平時，從緩沖電路1200輸出與輸出級1201的輸入DATA信號邏輯相同的信號。
緩沖電路1200的輸入模式操作如下。當OEB信號處于高電平時，與DATA信號的狀態無關地，緩沖電路1200將OUTP信號置于低電平和將OUNT信號置于高電平。由此輸出級1201的PMOS晶體管P1和NMOS晶體管N1不導通。由此輸出級1201的節點1進入高阻抗狀態，從而使輸入緩沖器1208接收信號。
在某些情形中，輸入了具有高于電源電壓VDD的外部電源電壓幅值的信號作為輸入電壓。在這種情況下為了防止電流流入，緩沖電路1200具有柵控制器1206和轉移柵1204。
當輸入外部電源電壓時，柵控制器1206將PMOS晶體管P1的柵電壓設置為外部電源電壓，從而防止PMOS晶體管P1導通。
轉移柵1204避免在輸入外部電源電壓時將外部電源電壓施加到預驅動器1202上。這防止了流向與預驅動器1202連接的電源電壓VDD的回路電流。
然而，為了將PMOS晶體管P1設置為絕對不導通，在輸入和輸出模式之間切換時，緩沖電路1200需要通過使用延遲電路延遲時間以使得轉移柵1204切換到不導通狀態。因此需要設計一種用于產生延遲時間和調整定時的延遲電路。
此外，為了減小晶體管的寄生電阻，轉移柵1204必須具有較大的晶體管尺寸，這導致半導體裝置的尺寸增大。而且，由于轉移柵1204晶體管的寄生電阻引起PMOS晶體管P1的信號上升緩慢，這導致了對操作速度的限制。
發明內容
根據本發明的一個方面，提供一種能夠在輸入模式和輸出模式之間切換的緩沖電路，其包括第一晶體管，用于根據在緩沖電路輸出模式期間的導通狀態向輸入/輸出端子輸出預定電壓；預驅動器，用于在緩沖電路輸出模式期間控制第一晶體管的導通狀態；以及電源電路，用于在緩沖電路輸出模式期間向預驅動器提供第一電源，并在緩沖電路輸入模式期間，根據輸入/輸出端子的輸入電壓阻斷至預驅動器的第一電源或將第一電源提供給預驅動器。
在本發明的緩沖電路中，當緩沖電路處于輸入模式時，電源電路根據輸入/輸出端子的輸入電壓阻斷預驅動器的電源電壓或將電源電壓供給預驅動器，從而防止電流從輸入/輸出端子流回到電源電壓。因此預驅動器能夠直接驅動第一晶體管，從而確保在輸入和輸出模式之間無延遲地切換。而且，本發明不需要用于防止回流電流的轉移柵和用于延遲轉移柵切換操作的延遲電路，從而確保減小了器件數目和降低了半導體裝置的尺寸。
本發明的上述和其它目的、優點和特征從結合附圖的以下描述中將會更清楚，其中圖1是根據本發明的第一實施例的緩沖電路的電路圖；圖2是由圖1示出的緩沖電路變化的電路圖；圖3是由圖2示出的緩沖電路變化的電路圖；圖4是由圖3示出的緩沖電路變化的電路圖；圖5是由圖2示出的緩沖電路變化的電路圖；圖6是根據本發明的第二實施例的緩沖電路的電路圖；圖7是將根據第二實施例的變化作用于圖3的緩沖電路的電路圖；圖8是將根據第二實施例的變化作用于圖4的緩沖電路的電路圖；
圖9是根據本發明的第三實施例的緩沖電路的電路圖；圖10是根據本發明的第四實施例的緩沖電路的電路圖；圖11是根據本發明的第五實施例的緩沖電路的電路圖；圖12是現有技術的緩沖電路的電路圖。
具體實施例方式
現在將在這里參照示例性實施例描述本發明。本領域技術人員將意識到能夠利用本發明的教導實現多種變形的實施例，并且本發明不限于用于示意性目的而給出的各實施例。
第一實施例圖1示出了根據本發明的第一實施例的緩沖電路100。下面參照圖1具體描述緩沖電路100。緩沖電路100在輸入模式和輸出模式下使用一個輸入/輸出(I/O)端子。緩沖電路的I/O端子連接到例如半導體裝置的I/O端子。緩沖電路包括用在輸出模式中的輸出緩沖器101和用在輸入模式中的輸入緩沖器102。在輸出模式期間輸出緩沖器101輸出信號DATA，所述信號從內部電路提供給I/O端子。輸入緩沖器102將輸入至輸入/輸出電路的信號輸出至內部電路。通過從內部電路輸入至緩沖電路100的OEB信號來切換輸出模式和輸入模式。如果OEB信號處于低電平(例如地電壓GND)，則緩沖電路100進入輸出模式；如果OEB信號處于高電平(例如電源電壓VDD)，則緩沖電路100進入輸入模式。
下面具體描述輸出緩沖器101和輸入緩沖器102。在以下描述中，除了將在后面描述的耗盡型MOS晶體管之外，MOS晶體管主要是具有閾值電壓Vt的增強型MOS晶體管。
輸出緩沖器101包括3態控制器110、預驅動器111和112、輸出級113、電源電路114、柵控制器115和N-阱控制器116。
3態控制器110根據OEB信號輸出DATA信號或預定信號。在輸出模式中，3態控制器110分別通過OUTP端子和OUTN端子輸出與內部電路提供的DATA信號相同的信號作為OUTP信號和OUTN信號。在輸入模式中，3態控制器110輸出OUTP信號和OUTN信號，其將I/O端子預設為高阻抗狀態。
預驅動器111和112分別驅動輸出級113的PMOS晶體管P1和NMOS晶體管N1。預驅動器分別輸出來自3態控制器110的OUTP信號和OUTN信號的反轉信號。預驅動器111和112是各自包括PMOS晶體管和NMOS晶體管的反相器。
由于預驅動器111和112是反相器，因此，向PMOS晶體管P4和NMOS晶體管N4的柵極提供OUTP信號。向PMOS晶體管P3和NMOS晶體管N3的柵極提供OUTN信號。
從PMOS晶體管P4和NMOS晶體管N4之間的節點輸出用于驅動PMOS晶體管P1的信號。從PMOS晶體管P3和NMOS晶體管N3之間的節點輸出用于驅動NMOS晶體管N1的信號。
預驅動器111的NMOS晶體管N4的源極接地，PMOS晶體管P4的源極連接到節點3。從電源電路114通過節點3向預驅動器111提供電壓。后面將具體描述施加到節點3上的電壓和電源電路114。
預驅動器112的NMOS晶體管N3的源極接地，PMOS晶體管P3的源極連接到電源電壓VDD。
輸出級113是這樣的電路，其在輸出模式輸出對應于DATA信號的信號，以及在輸入模式將I/O端子(節點1)設置為高阻抗狀態。輸出級113包括在電源電壓VDD和地電壓GND之間串聯連接的PMOS晶體管P1和NMOS晶體管N1。
PMOS晶體管P1的源極連接到第一電壓(例如電源電壓VDD)，以及NMOS晶體管N1的源極接地。PMOS晶體管P1的漏極作為緩沖電路100的I/O端子(節點1)。
由于向PMOS晶體管P1的柵極和NMOS晶體管N1的柵極提供相同邏輯的信號，因此輸出級113在輸出模式中作為反相器。因此，在輸出模式中，輸出級113輸出DATA信號的反相信號，其中所述DATA信號在預驅動器111和112中已經被反相。
另一方面，在輸入模式中，根據3態控制器110輸出的預定信號，PMOS晶體管P1和NMOS晶體管N1變為不導通。這將I/O端子(節點1)設置為高阻抗狀態。
電源電路114向預驅動器111提供電壓。如上所述，向節點3(預驅動器111的PMOS晶體管P4的源極)施加電源電路114的電壓。在輸出模式中，電源電路114向預驅動器111提供第一電壓(例如電源電壓VDD)。在輸入模式中，電源電路114根據輸入至I/O端子的電壓來選擇電源電壓VDD或者輸入到I/O端子的電壓兩者中的一個，并將所選擇的電壓提供給預驅動器111。后面將描述電源電路114的具體構造。
柵控制器115控制輸出級113的PMOS晶體管P1的柵電壓。如果在輸入模式中將高于電源電壓VDD的電壓輸入到了I/O端子，則柵控制器115將該輸入電壓提供給PMOS晶體管P1的柵極。
柵控制器115的一個端子連接到將預驅動器111和輸出級113的PMOS晶體管P1的柵極端子相連的線路上，且柵控制器的另一端子連接至I/O端子。在輸出模式中，柵控制器115變為不導通。在輸入模式中以及當高于電源電壓VDD的電壓輸入至I/O端子(節點1)時，柵控制器115變為導通。
N-阱控制器116控制N-阱的電壓，所述N-阱中形成有PMOS晶體管P1、P4和P6到P10的。在第一實施例中，N-阱控制器由PMOS晶體管P10構成。PMOS晶體管P10的柵極連接到I/O端子，且源極連接到電源電壓VDD。PMOS晶體管P10的漏極連接到其中形成有PMOS晶體管P1、P4和P6到P10的N-阱。
當I/O端子的電壓低于VDD-|Vt|時，N-阱控制器116將PMOS晶體管P1、P4和P6到P10的N-阱的電壓設置為電源電壓VDD。另一方面，如果I/O端子的電壓高于VDD-|Vt|，則N-阱控制器116阻斷PMOS晶體管P1、P4和P6到P10的N-阱與電源電壓VDD之間的連接。因此，即使I/O端子的電壓高于電源電壓VDD，也能夠通過阻止電流經過N-阱流入電源電壓VDD而使PMOS晶體管正常工作。
輸入緩沖電路102包括電平轉換器120和反相器121。電平轉換器120連接在I/O端子和反相器121之間。電平轉換器120是具有低閾值電壓Vth(例如-0.2V)的耗盡型MOS晶體管。電平轉換器120的柵極連接到電源電壓VDD，漏極連接到I/O端子，源極連接到反相器121。如果閾值電壓為Vth，當輸入到I/O端子的電壓低于(VDD+|Vth|)時，電平轉換器120將輸入電壓原樣傳送至反相器121。另一方面，當輸入到I/O端子的電壓高于(VDD+|Vth|)時，電平轉換器120將電壓(VDD+|Vth|)傳送至反相器。反相器121將輸入信號的反轉電壓傳送至內部電路。
這里進一步具體描述電源電路114的構造。電源電路114包括電源電壓開關130、電源電壓開關控制器131和I/O端子電壓傳送器132。
電源電壓開關130向預驅動器111提供或阻斷電源電壓VDD。在該實施例中，電源電壓開關130由PMOS晶體管P9組成。PMOS晶體管P9的源極連接到電源電壓VDD，且漏極連接到節點3。電壓通過節點3提供至預驅動器111。通過電源電壓開關控制器131控制PMOS晶體管P9的柵電壓。如果電源電壓開關130的柵極和電源電壓開關控制器131之間的連接點稱為節點4，則節點4作為電源電壓開關控制器131的輸出。當電源電壓開關控制器131的輸出為低電平時，電源電壓開關130導通，而當電源電壓開關控制器131的電壓為(VDD-|Vt|)或更高時，電源電壓開關130不導通。
電源電壓開關控制器131包括用于將電源電壓開關130設置為導通狀態的電路141(這里稱作供給控制器)，和用于將電源電壓開關130設置為不導通狀態的電路142(這里稱作切斷控制器)。
在輸出模式中供給控制器141將電源電壓開關130設置為導通狀態，從而向預驅動器111提供電源電壓VDD。
供給控制器141包括PMOS晶體管P2和NMOS晶體管N2與N7。PMOS晶體管P2和NMOS晶體管N2形成反相器，并串聯連接在電源電壓VDD和地之間。向形成反相器的NMOS晶體管N2和PMOS晶體管P2的柵電極提供OEB信號。作為反相器輸出的PMOS晶體管P2(NMOS晶體管N2)的漏極連接到NMOS晶體管N7的柵極。
NMOS晶體管N7的漏極連接到電源電壓開關130的柵電極，該連接作為節點4，所述節點4是電源電壓開關控制器131的輸出端子，NMOS晶體管N7的源極接地。
在供給控制器141中，由于輸出模式中OEB信號為低電平，因此通過PMOS晶體管P2和NMOS晶體管N2的反相器，NMOS晶體管N7變為導通。由于NMOS晶體管N7導通，則對PMOS晶體管P9的柵極提供了地電壓。因此電源電壓開關130變為導通。另一方面，由于輸入模式中OEB信號為高電平，NMOS晶體管N7變為不導通。因此供給控制器141不向PMOS晶體管P9的柵極提供地電壓。
當在輸入模式期間向I/O端子施加(VDD-|Vt|)或更高電壓時，切斷控制器142將電源電壓開關130設置為不導通狀態，從而阻斷了電源電壓VDD和預驅動器111之間的連接。切斷控制器142是由一對NMOS晶體管N8和PMOS晶體管P8組成的開關。NMOS晶體管N8的源極和PMOS晶體管P8的源極連接到電源電壓開關控制器131的輸出，即節點4。NMOS晶體管N8的漏極和PMOS晶體管P8的漏極連接到連接了I/O端子和輸入緩沖器102的線路上。
NMOS晶體管N8的柵極提供有OEB信號。在輸出模式中，OEB信號為低電平，因而NMOS晶體管N8不導通。因此，不向PMOS晶體管P9的柵極施加電源電壓等。另一方面，在輸入模式中，OEB信號為高電平，因而NMOS晶體管N8導通。PMOS晶體管P8的漏極連接到連接了I/O端子(節點1)和輸入緩沖器102的線路上，且PMOS晶體管P8的柵極連接到電源電壓VDD。當向I/O端子施加(VDD+|Vt|)或更高電壓時，通過源極和漏極的反向使PMOS晶體管P8變為導通。因此，在輸入模式中，切斷控制器142將輸入到I/O端子的電壓提供給PMOS晶體管P9的柵極。
第一實施例中的I/O端子電壓傳送器132由PMOS晶體管P7組成。PMOS晶體管P7的源極連接到節點3，且漏極連接到I/O端子。PMOS晶體管的柵極連接到電源電壓VDD。在輸出模式中，PMOS晶體管P7不導通。在輸入模式中當向I/O端子施加(VDD+|Vt|)或更高電壓時，通過源極和漏極的反向，PMOS晶體管P7變為導通。由此輸入到I/O端子的電壓被施加到預驅動器111的PMOS晶體管P4的源極，所述源極與節點3相連。
這里將以輸出模式和輸入模式中的每一個具體描述第一實施例的緩沖電路100的操作。
首先描述處于輸出模式的緩沖電路100的情形。在輸出模式中，OEB信號為低電平，且從內部電路提供DATA信號。由于OEB信號為低電平，因此電源電路114的PMOS晶體管P9處的柵電壓為地電壓。從而PMOS晶體管P9導通，并且電源電路114的輸出或節點3處的電壓為電源電壓VDD。PMOS晶體管P7和P8以及NMOS晶體管N8不導通。
由于OEB信號處于低電平，3態控制器110輸出與來自OUTP端子和OUTN端子的DATA信號邏輯相同的信號。OUTP信號輸入到預驅動器111。預驅動器111通過反相的OUTP信號驅動輸出級113的PMOS晶體管P1。此時，向預驅動器111的PMOS晶體管P4的源極提供電源電路114的電源電壓VDD。OUTN信號輸入到預驅動器112。預驅動器112通過反相的OUTN信號驅動輸出級113的NMOS晶體管N1。輸出級113通過節點1輸出從反相的OUTP信號和反相的OUTN信號被反相的信號。因此，輸出級113輸出與來自節點1的DATA信號邏輯相同的信號。
在輸出模式中，如果輸出信號為低電平，則N-阱控制器116將PMOS晶體管P1、P4和P6到P10的N-阱連接到電源電壓VDD。另一方面，如果輸出信號為高電平，則N-阱控制器116阻斷PMOS晶體管P1、P4和P6到P10的N-阱與電源電壓VDD之間的連接。
接下來描述輸入模式中的緩沖電路100的情形。在輸入模式中，OEB信號為高電平，3態控制器100的OUTP端子為與DATA信號無關的低電平，而3態控制器100的OUTN端子為與DATA信號無關的高電平。因此輸出級113的PMOS晶體管P1和NMOS晶體管N1變為導通，將節點1設置于高阻抗狀態。
如果向I/O端子輸入地電壓(低電平)信號，則輸入信號經由電平轉換器120提供至反相器121。因此，電源電壓VDD(高電平)的信號被傳輸至內部電路。
電源電路114的NMOS晶體管N8導通。因此，地電壓經過I/O端子和輸入緩沖器102、以及晶體管N8之間的線路提供至電源電壓開關130。電源電路114向預驅動器111提供電源電壓VDD。由于地電壓輸入至I/O端子，因此N-阱控制器116導通，并且向PMOS晶體管P1、P4和P6到P10的N-阱提供電源電壓VDD。
如果將相應于電源電壓VDD的信號輸入至I/O端子，則在反相器121一側的電平轉換器120的端子處，輸入信號的電壓變得與電源電壓VDD相應，并且該電壓提供至反相器121。由此將低電平信號傳輸至內部電路。
由于電源電路114的NMOS晶體管N8導通，因此向電源電壓開關130提供相應于電源電壓VDD的電壓并變得不導通。由此電源電路114阻斷了到預驅動器111的電源電壓VDD的供應。由于I/O端子處的電壓是與電源電壓VDD相應的電壓，因此N-阱控制器116不導通并阻斷了到PMOS晶體管P1、P4和P6到P10的N-阱區域的電源電壓VDD的供應。
如果外部電源電壓信號(例如5.0V)輸入至I/O端子，則在反相器121一側的電平轉換器120的端子處，輸入信號的電壓變為(VDD+|Vth|)，并且該電壓提供至反相器121。由此低電平信號傳輸至內部電路。
而且，由于電源電路114的NMOS晶體管N8和PMOS晶體管P8導通，因此對電源電壓開關130提供的是外部電源電壓并因此變得不導通。因此阻斷了預驅動器111和電源電壓VDD之間的連接。此時，由于電源電路114的I/O端子電壓傳送器132(PMOS晶體管P7)導通，因此電源電路114將I/O端子處的電壓(例如外部電源電壓)提供至預驅動器111。而且，由于柵控制器115(PMOS晶體管P6)導通，預驅動器111的輸出(節點2)等于外部電源電壓，并因此輸出級113中PMOS晶體管P1的柵電壓也等于外部電源電壓。由于I/O端子的電壓等于外部電源電壓，因此N-阱控制器116不導通并阻斷了到PMOS晶體管P1、P4和P6到P10的N-阱的電源電壓VDD的供應。
在第一實施例的緩沖電路100中，輸入模式中以及當外部電源電壓的輸入高于緩沖電路100的電源電壓VDD時，輸出級113的PMOS晶體管P1的源極和漏極被反相并變為導通。為了防止電流流回PMOS晶體管P1，PMOS晶體管P6將外部電源電壓提供至PMOS晶體管P1的柵極。電源電路114阻斷了輸出緩沖器101的預驅動器111和電源電壓VDD之間的連接。因此，即使向緩沖電路100輸入高于電源電壓VDD的外部電源電壓，但由于預驅動器111和電源電壓VDD之間的連接被阻斷，因此能夠防止電流經過I/O端子、PMOS晶體管P6和預驅動器111流入電源電壓VDD。而且，當輸入了高于電源電壓VDD的外部電源電壓時，N-阱控制器116阻斷了PMOS晶體管P1、P4和P6到P10的N-阱和電源電壓VDD之間的連接。因此能夠防止電流經過PMOS晶體管的各N-阱區域流入電源電壓VDD。
傳統的緩沖電路通過使用轉移柵防止電流流過I/O端子、柵控制器和預驅動器。然而，當將緩沖電路的輸出級從輸出模式切換為完全高阻抗狀態時，轉移柵的存在導致了需要通過使用延遲電路延遲一定的時間以將轉移柵轉變換到不導通狀態。因此需要設計延遲電路并調整定時。另一方面，上述第一實施例的緩沖電路不具有轉移柵因而不需要延遲時間(在相關技術中是需要的)，從而允許高速通訊。而且，由于第一實施例的緩沖電路不需要轉移柵和延遲電路，能夠具有小的電路布局面積。
當電源電路114中的設備與緩沖電路100中的柵控制器115的連接不同時，也可以實施該實施例。圖2至5示出了連接變化的實例。通過在圖1的緩沖電路100中增加作為過壓保護設備的NMOS晶體管N9、N10、N11和N12來實現圖2中示出的緩沖電路200。在使用提供有柵-漏電壓的設備的情形中，其在可靠性方面是存在問題的，對于柵氧化膜，可以增加過壓保護設備以保護向其漏極提供外部電源電壓的NMOS晶體管。
作為過壓保護設備的NMOS晶體管的漏極連接到圖1中與要保護的NMOS晶體管的漏極相連接的節點，源極連接到要保護的NMOS晶體管的漏極，以及柵極連接到電源電壓VDD。在該情形中，即使當向作為保護設備的NMOS晶體管的漏極施加電源電壓VDD或更高的電壓時，NMOS晶體管N1的漏極電壓抑制在VDD-Vt。因此，有問題的電壓不會施加到位于要保護的NMOS晶體管的柵極和漏極之間的柵氧化膜上。
在圖2示出的緩沖電路200中，NMOS晶體管N9連接到NMOS晶體管N7，NMOS晶體管N10連接到NMOS晶體管N8，NMOS晶體管N11連接到NMOS晶體管N1，以及NMOS晶體管N12連接到NMOS晶體管N4。
在該連接中，即使在使用具有低的柵氧化膜承受電壓的設備時，圖2示出的緩沖電路200也能夠接收與電源電壓VDD同樣大或更大的幅值的輸入信號。由于不同之處僅在于是否存在過壓保護設備，因此圖2的緩沖電路200與圖1的緩沖電路100工作方式相同。
通過改變圖1中緩沖電路100的電源電路114中PMOS晶體管P8的連接實現了圖3示出的緩沖電路300。在圖3的緩沖電路300中，PMOS晶體管P8的柵極連接到電源電壓VDD，源極連接到NMOS晶體管N8的源極，漏極連接到節點3。當輸入外部電源電壓時，PMOS晶體管P7通過PMOS晶體管P8向PMOS晶體管P9的柵極提供外部電源電壓，從而將PMOS晶體管P9設置為不導通狀態。因此阻斷了預驅動器111和電源電壓VDD之間的連接，并因此能夠防止電流從I/O端子通過預驅動器111流至電源電壓VDD。因此，圖3的緩沖電路300具有與圖1的緩沖電路100相同的效果。
通過改變圖3中緩沖電路300中PMOS晶體管P7的連接，實現了圖4示出的緩沖電路400。在圖4的緩沖電路400中，PMOS晶體管P7的柵極連接到電源電壓VDD，源極連接到節點3，以及漏極連接到PMOS晶體管P6的源極。在該構造中，通過I/O端子、柵控制器115和PMOS晶體管P7和P8向PMOS晶體管P9的柵極提供外部電源電壓。由此PMOS晶體管P9不導通。因此阻斷了預驅動器111和電源電壓VDD之間的連接，并因此能夠防止電流從I/O端子經過預驅動器111流至電源電壓VDD。因此，圖4的緩沖電路400具有與圖1的緩沖電路100相同的效果。
通過改變圖1中緩沖電路100的PMOS晶體管P6和P7的連接來實現圖5示出的緩沖電路500。在圖5的緩沖電路500中，PMOS晶體管P7的柵極連接到電源電壓VDD，源極連接到NMOS晶體管N8和PMOS晶體管P8的源極，漏極連接到節點3。PMOS晶體管P6的柵極連接到電源電壓VDD，源極連接到節點3，以及漏極連接到輸出級113中的PMOS晶體管P1的柵極，其作為節點2。在該構造中，外部電源電壓通過I/O端子、NMOS晶體管N8和PMOS晶體管P8被提供至PMOS晶體管P9的柵極。而且，外部電源電壓經過PMOS晶體管P7提供至PMOS晶體管P9的漏極。由此PMOS晶體管P9不導通。因此阻斷了預驅動器111和PMOS晶體管P9之間連接，并因此能夠防止電流從I/O端子流到電源電壓VDD。而且，外部電源電壓經過供給控制器141和PMOS晶體管P7及P6被提供至PMOS晶體管P1的柵極。因此能夠防止電流流至電源電壓VDD。因此，圖5的緩沖電路500具有與圖1的緩沖電路100相同的效果。
第二實施例圖6是根據本發明的第二實施例的緩沖電路600的電路圖。第二實施例的緩沖電路600基本上是與第一實施例的緩沖電路100相同的電路。第二實施例的緩沖電路600與第一實施例的緩沖電路100不同之處在于N-阱控制器116中PMOS晶體管P10的柵極的連接。與第一實施例的緩沖電路100相同的元件用相同的參考數字表示，并且在這里不再具體描述。
第一實施例的緩沖電路100中PMOS晶體管P10的柵極連接到I/O端子。在第二實施例的緩沖電路600中，PMOS晶體管P10的柵極連接到將NMOS晶體管N7與電源電路114的PMOS晶體管P9相連的線路上。
在該連接中，當緩沖電路處于輸出模式時，N-阱控制器116可以將PMOS晶體管P1、P4和P6到P10的N-阱恒定地連接到電源電壓VDD。PMOS晶體管根據N-阱區域的電壓改變其設備特性。特別地，當N-阱電壓高于電源電壓VDD時，PMOS晶體管具有驅動能力低的特性。因此，在輸出模式期間使N-阱和電源電壓VDD之間的連接恒定可以使得PMOS晶體管的特性處于穩定和理想的狀態。
另一方面，當緩沖電路600在輸入模式時，在外部電源電壓到達VDD-Vt之前，N-阱控制器116將N-阱連接到電源電壓VDD，并且在外部電源電壓到達VDD-Vt之后阻斷了PMOS晶體管P1、P4和P6到P10的N-阱和電源電壓VDD之間的連接。
在輸出模式期間，如果PMOS晶體管P10的柵極連接到I/O端子，當輸入到I/O端子的電壓電平從低電平切換到高電平時，由于PMOS晶體管P10的柵極和漏極之間的寄生耦合電容，因而導致高于電源電壓的電壓被施加到N-阱上。該施加的電壓可以導致PMOS晶體管的柵氧化膜退化。然而，在第二實施例的緩沖電路600中，由于PMOS晶體管P10的柵極連接到NMOS晶體管N7和PMOS晶體管P9相連的線路上，因此高電壓決不會施加到N-阱區域。因此能夠增大設備的可靠性。而不會降低驅動能力。
也可以與第一實施例類似的方式變化第二實施例的緩沖電路600。圖7和8示出了圖3和4的緩沖電路的變化實施例。圖7示出的緩沖電路700基本上與圖3的緩沖電路300相同，不同點在于PMOS晶體管P10的柵極連接到NMOS晶體管N8和PMOS晶體管P9相連的線路上。由于只是對圖3的緩沖電路300進行了與圖6的緩沖電路600相同的連接變化，因此緩沖電路700具有與緩沖電路600相同的效果。
圖8示出的緩沖電路800基本上與圖4的緩沖電路400相同，不同點在于PMOS晶體管P10的柵極連接到NMOS晶體管N7和PMOS晶體管P9相連的線路上。由于只是對圖4的緩沖電路400進行了與圖6的緩沖電路600相同的連接變化，因此緩沖電路800具有與緩沖電路600相同的效果。
第三實施例圖9是根據本發明的第三實施例的緩沖電路900的電路圖。第三實施例的緩沖電路900基本上是與第一實施例的緩沖電路100相同的電路。第三實施例的緩沖電路900與第一實施例的緩沖電路100不同僅在于省去了PMOS晶體管P7。與第一實施例的緩沖電路100相同的元件用相同的參考數字表示并且在這里不再具體描述。
第三實施例的緩沖電路900不具有PMOS晶體管P7。然而，當向I/O端子輸入外部電源電壓時，外部電源電壓通過NMOS晶體管N8和PMOS晶體管P8提供至PMOS晶體管P9的柵極。因此由于阻斷了預驅動器111和電源電壓VDD之間的連接，所以能夠防止電流經過I/O端子、PMOS晶體管P6和預驅動器111(PMOS晶體管P4)流至電源電壓VDD。
由于PMOS晶體管P6，PMOS晶體管P1的柵電壓等于外部電源電壓，因此能夠防止電流經過PMOS晶體管P1流至電源電壓VDD。
因此，第三實施例的緩沖電路900具有與第一實施例的緩沖電路100相同的效果。由于第三實施例的緩沖電路900省去了PMOS晶體管P7，因此與第一實施例的緩沖電路100相比能夠簡化電路并且減小了布圖面積。
也可以以圖2和5示出的方式對第三實施例的緩沖電路900進行變化。也可以將PMOS晶體管P10的柵極連接到NMOS晶體管N8和PMOS晶體管P9相連的線路上。因此緩沖電路900具有與第二實施例相同的效果。
第四實施例圖11是根據本發明的第四實施例的緩沖電路1000的電路圖。第四實施例的緩沖電路1000基本上是與第一實施例的緩沖電路100相同的電路。第四實施例的緩沖電路1000與第一實施例的緩沖電路100不同僅在于省去了PMOS晶體管P6。與第一實施例的緩沖電路100相同的元件用相同的參考數字表示，并且在這里不再具體描述。
第四實施例的緩沖電路900不具有PMOS晶體管P6。因此，經過I/O端子、PMOS晶體管P6和預驅動器111而流入電源電壓VDD的電流路徑被切斷了。外部電源電壓通過I/O端子、PMOS晶體管P7和預驅動器111(PMOS晶體管P4)提供至PMOS晶體管P1的柵極。因此能夠防止電流經過PMOS晶體管P1流至電源電壓VDD。
而且，當外部電源電壓輸入至I/O端子時，外部電源電壓通過PMOS晶體管P8提供至PMOS晶體管P9的柵極。因為由此阻斷了I/O端子和電源電壓VDD之間的連接，所以能夠防止電流經過I/O端子和PMOS晶體管P7流至電源電壓VDD。
因此，第四實施例的緩沖電路1000具有與第一實施例的緩沖電路100相同的效果。由于第四實施例的緩沖電路1000省去了PMOS晶體管P6，因此與第一實施例的緩沖電路100相比能夠簡化電路并且減小了布圖面積。
也可以以第一實施例的圖2和3示出的方式對第四實施例的緩沖電路1000進行變化。可以將PMOS晶體管P10的柵極連接到NMOS晶體管N8和PMOS晶體管P9相連的線路上。因此緩沖電路1000具有與第二實施例相同的效果。
第五實施例圖10是根據本發明的第五實施例的緩沖電路1100的電路圖。第五實施例的緩沖電路1100基本上以與第一實施例的緩沖電路100相同的方式操作。第五實施例的緩沖電路1100與第一實施例的緩沖電路100不同僅在于在兩級中分別形成輸出級、預驅動器和柵控制器。與第一實施例的緩沖電路100相同的元件用相同的參考數字表示并且在這里不再具體描述。
第五實施例的緩沖電路1100具有預驅動器111′和112′、柵控制器115′和輸出級113′，它們分別與預驅動器111和112、柵控制器115和輸出級113具有相同的構造。預驅動器111′和112′、柵控制器115′和輸出級113′的連接與第一實施例中相同。在緩沖電路1100中，輸出級113和113′并聯連接，并且根據需要的驅動能力來產生一級的或兩級的輸出信號。
第五實施例的緩沖電路1100可以具有與第一實施例中相同的電源電路，然而其具有各個成對的預驅動器、柵控制器和輸出級。因此能夠精密調節電路的輸出驅動能力且可以使增加的電路尺寸最小化。
也可以第一實施例和第二實施例示出的方式對第五實施例的緩沖電路1100進行變化。
本發明并不局限于上述各實施例，允許進行多種為本領域技術人員所公知的改變和變形。例如，本發明可應用于使用僅具有輸出緩沖器、不具有輸入緩沖器的電路構造的情形。本發明的應用允許了這樣一種緩沖電路當向端子輸入高于電源電壓VDD的外部電壓時，該電路僅執行以防止電流流回至內部電路的輸出操作。而且，連接到緩沖電路的I/O端子的數目并不限為一個。例如緩沖電路可以具有與內部布線連接的輸入端子和輸出端子。
而且，預驅動器111的PMOS晶體管P4的N-阱可以連接到節點3。
顯然本發明不限于上述實施例，可在不脫離本發明的保護范圍和精神的情況下對上述實施例進行變更或改變。
權利要求
1.一種能夠在輸入模式和輸出模式之間切換的緩沖電路，包括第一晶體管，用于在緩沖電路輸出模式期間，根據導通狀態向輸入/輸出端子輸出預定電壓；預驅動器，用于在緩沖電路輸出模式期間，控制第一晶體管的導通狀態；以及電源電路，用于在緩沖電路輸出模式期間向預驅動器提供第一電源，以及在緩沖電路輸入模式期間根據輸入/輸出端子的輸入電壓向預驅動器提供或阻斷第一電源。
2.根據權利要求1的緩沖電路，其中，如果輸入/輸出端子的輸入電壓高于第一電源，則將輸入/輸出端子的輸入電壓提供給第一晶體管的控制端子。
3.根據權利要求1的緩沖電路，其中通過柵控制器向第一晶體管的控制端子提供輸入/輸出端子的輸入電壓，所述柵控制器設置在輸入/輸出端子和第一晶體管的控制端子之間。
4.根據權利要求1的緩沖電路，其中輸入/輸出端子對于緩沖電路的輸入模式和輸出模式來說是共用的。
5.根據權利要求1的緩沖電路，還包括N-阱控制器，用于控制形成有多個PMOS晶體管的N-阱區域的電壓。
6.根據權利要求1的緩沖電路，其中電源電路包括電源電壓開關，并根據電源電壓開關的導通狀態來確定向預驅動器提供或阻斷第一電源。
7.連接到半導體裝置的輸入/輸出端子的緩沖電路，包括第一晶體管，用于根據導通狀態向輸入/輸出端子輸出預定電壓；預驅動器，用于控制第一晶體管的導通狀態；以及電源電路，用于根據輸入/輸出電子的輸入電壓向預驅動器提供或阻斷第一電源。
8.根據權利要求7的緩沖電路，其中，如果輸入/輸出端子的輸入電壓高于第一電源，則將輸入/輸出端子的輸入電壓提供給第一晶體管的控制端子。
9.根據權利要求7的緩沖電路，其中通過柵控制器向第一晶體管的控制端子提供輸入/輸出端子的輸入電壓，所述柵控制器設置在輸入/輸出端子和第一晶體管的控制端子之間。
10.根據權利要求7的緩沖電路，其中輸入/輸出端子對于緩沖電路的輸入模式和輸出模式來說是共用的。
11.根據權利要求7的緩沖電路，還包括N-阱控制器，用于控制形成有多個PMOS晶體管的N-阱區域的電壓。
12.根據權利要求7的緩沖電路，其中電源電路包括電源電壓開關，并根據電源電壓開關的導通狀態來確定向預驅動器提供或阻斷第一電源。
13.一種能夠在輸入模式和輸出模式之間切換的緩沖電路，包括第一晶體管，用于在緩沖電路輸出模式期間，根據導通狀態向輸入/輸出端子輸出預定電壓；預驅動器，用于在緩沖電路輸出模式期間，控制第一晶體管的導通狀態；以及電源電路，用于在緩沖電路輸出模式期間向預驅動器提供第一電源，和在緩沖電路輸入模式期間，根據輸入/輸出電子的輸入電壓選擇第一電源或輸入電壓之一并向預驅動器提供電源。
14.根據權利要求13的緩沖電路，其中，如果輸入/輸出端子的輸入電壓高于第一電源，則將輸入/輸出端子的輸入電壓提供給第一晶體管的控制端子。
15.根據權利要求13的緩沖電路，其中通過柵控制器向第一晶體管的控制端子提供輸入/輸出端子的輸入電壓，所述柵控制器設置在輸入/輸出端子和第一晶體管的控制端子之間。
16.根據權利要求13的緩沖電路，其中輸入/輸出端子對于緩沖電路的輸入模式和輸出模式來說是共用的。
17.根據權利要求13的緩沖電路，還包括N-阱控制器，用于控制形成有多個PMOS晶體管的N-阱區域的電壓。
18.根據權利要求13的緩沖電路，其中電源電路包括電源電壓開關，其用于向預驅動器提供第一電源；以及輸入/輸出端子電壓傳送器，其用于將輸入/輸出端子處的電壓提供給預驅動器，并且如果輸入/輸出端子處的電壓低于第一電源電壓時，電源電壓開關變為導通，而如果輸入/輸出端子處的電壓高于第一電源電壓，則輸入/輸出端子電壓傳送器變為導通。
19.根據權利要求18的緩沖電路，其中根據輸入/輸出端子處的電壓，通過供給控制器來控制電源電壓開關使其導通，而通過切斷控制器來控制電源電壓開關使其不導通。
20.根據權利要求18的緩沖電路，其中根據輸入/輸出端子處的電壓，輸入/輸出端子電壓傳送器變為導通。
全文摘要
本發明涉及一種緩沖電路，其能夠在輸入模式和輸出模式之間進行切換，包括第一晶體管，用于在緩沖電路輸出模式期間根據導通狀態向輸入/輸出端子輸出預定電壓；預驅動器，用于在緩沖電路輸出模式期間控制第一晶體管的導通狀態，和電源電路，用于在緩沖電路輸出模式期間向預驅動器提供第一電源、并在緩沖電路輸入模式期間根據輸入/輸出電子的輸入電壓向預驅動器提供或阻斷第一電源。
文檔編號H03K19/0185GK1855724SQ20061007514
公開日2006年11月1日 申請日期2006年4月24日 優先權日2005年4月28日
發明者砂入崇二 申請人:恩益禧電子股份有限公司