專利名稱：一種測試時鐘信號抖動的片上系統及其方法
技術領域：
本發明涉及一種集成電路的片上測試系統和測試方法，具體地說涉及測試時鐘信號抖動的片上系統及其方法，尤其涉及鎖相環抖動的測試系統和方法。
背景技術：
當前集成電路的主要發展趨勢是高速度、低功耗、小面積，而隨著數字電路速度的不斷提高，高頻時鐘的設計成為了主要矛盾，大規模數字集成電路中甚至可能有一半以上的面積用在了時鐘樹電路上。為了實現高頻的時鐘頻率，以及其它和高頻率應用有關的設計，在大多數場合需要用到鎖相環電路(PLL)來實現時鐘電路的同步。鎖相的意義是相位同步的自動控制，能夠完成兩個電信號相位同步的自動控制閉環系統就是鎖相環，簡稱PLL。
PLL通常用于實現以下四種功能-將板級(board-level)時鐘合成片上高頻時鐘。
-改善低純度(noisy)的時鐘，產生更穩定的低抖動時鐘。
-將串行通信數據中的數據同步時鐘提取出來。
-產生相位先于接收時鐘的片上時鐘。
鎖相環主要由相位比較器(PC)、壓控振蕩器(VCO)、低通濾波器三部分組成，鎖相環的結構框圖如圖1所示。
圖1中壓控振蕩器的輸出Uo接至相位比較器的一個輸入端，其輸出頻率的高低由低通濾波器上建立起來的平均電壓Ud大小決定。施加于相位比較器另一個輸入端的外部輸入信號Ui與來自壓控振蕩器的輸出信號Uo相比較，比較結果產生的誤差輸出電壓UΨ正比于Ui和Uo兩個信號的相位差，經過低通濾波器濾除高頻分量后，得到一個平均值電壓Ud。這個平均值電壓Ud朝著減小輸出頻率和輸入頻率之差的方向變化，直至輸出頻率和輸入信號頻率獲得一致。這時兩個信號的頻率相同，兩相位差保持恒定(即同步)稱作相位鎖定。
鎖相環還具有“捕捉”信號的能力，可在某一范圍內自動跟蹤輸入信號的變化，如果輸入信號頻率在鎖相環的捕捉范圍內發生變化，鎖相環能捕捉到輸入信號頻率，并鎖定在這個頻率上。如果要求輸入信號頻率f1不等于輸出信號頻率f2，而是兩者保持一定的關系，例如比例關系或差值關系，則可以在鎖相環外部加入一個運算器，以滿足不同工作的需要，來實現提高頻率的作用。
抖動(Jitter)被定義為信號邊緣的位置對于其理想位置的時間上的位移，抖動在數字電路的設計中，是不可忽略的關鍵考慮。例如當使用以鎖相環(PLL)構成的緩沖器時，如果時基抖動的程度過于嚴重，會使電路在時序設計上損失寶貴的時脈周期，也會造成數據鎖定的錯誤。對于數據傳送系統而言，抖動會造成資料傳輸的錯誤，降低系統的整體可靠度。
為了設計出合理的鎖相環電路，測試顯得特別的重要。要測試一個信號，通常需要一個比測試信號頻率更高的信號頻率。因為集成在電路內部的鎖相環能實現的幾乎是最高頻率，所以鎖相環測試是很難的。
而且，對于片上集成的PLL系統，將信號的引出本身也是一個很困難的過程，因為如此高頻的信號會在集成電路的引腳處出現很大的失真，因為引腳處寄生有很大的電容電感效應。采用外部測試儀器測試鎖相環，將無可避免地引入較長的時延路徑，導致的延時及噪聲對于鎖相環高頻時鐘的周期來說是相當大的，這就是目前ATE(自動測試儀器)不能很好地測試鎖相環的原因。
解決問題的辦法是內建自測試(BIST built-in self-test)系統。將jitter測試系統和被測鎖相環放置在同一芯片上，即測試部件置于被測試集成電路的內部，路徑的大大縮短使得進入延遲(access delay)僅在亞納秒級，這樣將更易于打開鎖相環的環路。同時，可以在硬件上配合鎖相環，并且無需增加用于將信號傳輸到片外的緩沖驅動器。在芯片內部加入測試專用電路符合可測試性設計(Design for Testability，DFT)的理念，可以大幅度地降低生產測試所需的成本與時間。
所以，要想測量出PLL電路的Jitter，比較合理的做法就是在集成電路芯片內部實現對PLL電路的測量，即使用針對鎖相環抖動的片上測試芯片電路(On-Chip Jitter MeasurementCircuit for the PLL)。
對于集成電路芯片的設計人員來說，如何在電路中集成鎖相環的Jitter的測量電路是一個很大的困難，由于沒有好的電路結構，使得鎖相環電路設計的成本(尤其測試成本)非常的高，所以設計好Jitter的測量電路會使得設計的成本非常有效的降低。
目前，集成電路產業提高系統整合度的趨勢也意味著高速序列單元將會變成芯片的標準接口模塊(I/O interface macro)。因此，有效測試這些高速序列收發器的技術也是亟待解決的問題。
從測量方法學的角度來看，傳統的Jitter(抖動)測量可以分為數字方法和模擬方法兩大類。
模擬方法是將串行數字信號的每個脈沖寬度轉換成電壓信號，再利用濾波器過濾該電壓信號，所過濾的電壓改變量即為抖動量，此方法的缺點是所使用的開關的切換速度大大地影響測量結果，且高速的切換開關不易實現。
數字方法是將輸入的串行數字信號先整形，再計算整形后波形的每個脈沖寬度所出現的參考時鐘的脈沖數，然后找出所計算的脈沖數的差值作為抖動量，此方法的缺點是在計數高頻的串行數字信號時，必須提供更高頻率的參考時鐘。
一種可行的新的思想是采用延遲線技術。延遲線技術用于測量抖動是一個非常有希望的進步，方法是利用可變的延遲線求出一個常態分布的抖動，在其累積密度函數曲線(CDFcurve)上15.9％與84.1％兩個點的延遲差異，藉以推導出抖動的標準差。為了解決可變延遲線線性度限制的問題，可以采用不受元件變動性影響的延遲線架構，缺點是需要較長的測試時間。
“Vernier Delay line”是一種非常新穎有效的延遲線測量方法。所謂Vernier Delay line的含義是采用類似“游標卡尺”原理的延遲線來測量jitter。物理學上常采用游標卡尺來測量精密的長度大小，游標卡尺的原理是利用主尺和游標尺的單位刻度的“長度差”來區分一個細小的長度的。而Vernier Delay line的測量辦法也是構建2條延遲線，利用兩條延遲線每個延遲單元的延遲不同來區分一個細小的jitter，其基本原理參見圖2。我們假設圖中“DCDC”是一條延遲較大的延遲線，而“FDC”是一條延遲較小的延遲線，每一個延遲線都有N個延遲單元，我們假設DCDC延遲線上每個延遲單元的延遲時間為t1，而FDC延遲線的每個延遲單元的延遲時間為t2，我們令dt＝t1-t2。那么，如果進入FDC和DCDC的兩個信號之間的jitter是jt，由于我們FDC和DCDC的延遲大小不同，所以經過延遲單元以后，兩個信號之間的jitter會逐漸的減小。每經過一個延遲單元，jitter就減小dt。如果經過n個延遲單元之后，jitter減小到0，則我們可以知道jitter的大小jt＝n*dt。
發明內容
本發明的目的在于公開一種測試時鐘信號抖動的片上系統及其方法，具有較高的時間解析度、低振幅、差動信號不受元件變動性影響和不需要較長測試時間的優點。
本發明公開的一種測試時鐘信號抖動的片上系統，包括有N個延時單元的亞閾值電流控制單邊延遲線、參考延遲線和測試時鐘延遲線；還包括仲裁器和延遲校準器；所述亞閾值電流控制單邊延遲線的所述每個延時單元輸出的時鐘信號的上升沿延時為d等于T/2N加一個本征延時、而下降沿延時為一個本征延時；所述參考延遲線給所述延遲校準器一個校準參考，同時讓積分電路電荷泵充電控制電路有足夠的脈沖寬度，讓所述延遲校準器能夠給亞閾值單邊延遲線一個準確的控制電壓；所述測試時鐘延遲線驅動所述仲裁器、并使得每個單元產生一個本征延時；所述延遲校準器通過改變加在所述亞閾值電流控制單邊延遲線的每個所述延時單元上的控制電壓調整其延時；所述仲裁器用來監測所述延時單元的時鐘信號和所述測試時鐘延遲線的測試時鐘的相位哪一個先變化；所述測試時鐘延遲線驅動所述仲裁器；所述參考延遲線為所述延時校準器計算所述本征延時提供參考時鐘；當第M個所述仲裁器判斷所述測試時鐘和所述延時單元的時鐘的相位先后發生了反轉時，輸入超前判斷翻轉器輸出信號，則判斷所述時鐘信號抖動值是M*d。
本發明公開的這種測試時鐘信號抖動的片上系統，還包括如下附加技術特征所述亞閾值電流控制單邊延遲線的每個所述延時單元包括兩個對接的NMOS晶體管，和兩對串接于VCC和地之間的一個PMOS晶體管和一個NMOS晶體管；測試時鐘VIN、參考電壓(Vth+vdd/2)和控制電壓Vcontrol分別輸入兩個對接的NMOS晶體管，其輸出依次連接兩對PMOS晶體管和NMOS晶體管，所述控制電壓Vcontrol使所述晶體管的工作狀態處于亞閾值電壓區域。
所述測試時鐘信號抖動的片上系統還包括，仲裁信號完成判斷器和輸入超前判斷翻轉器，兩個微處理器CPU和OUT CPU；所述微處理器OUT CPU發出指令后，所述仲裁器判定是否是測試時鐘的相位落后于參考時鐘，所述微處理器CPU接收判斷完畢結果信號，控制所述仲裁器被復位，所述仲裁完成信號產生器發出仲裁完成信號之后，所述微處理器CPU發信號給OUT CPU，所述微處理器OUT CPU采樣數據，發給外部計算機；如此重復。
所述仲裁器使用高精度的可以帶復位控制的差分信號放大器來實現。
所述控制延遲大小的控制電壓Vcontrol的產生采用一個與門來檢測所述參考延時線和亞閾值電流控制單邊延遲線輸出的信號相位關系，并連接采用NMOS晶體管MJ和電容C構成的積分電路，該電容C上的電壓就是Vcontrol。
本發明公開的一種測試時鐘信號抖動的片上方法，包括構建有N個延時單元的亞閾值電流控制單邊延遲線、同時用于驅動仲裁器的測試時鐘延遲線和參考延遲線；構建延遲校準器；測試時鐘信號抖動包括如下步驟第一步，電路加電，延遲校準器根據輸入的測試時鐘判斷延遲所達到的大小來改變加在每個延時單元上的控制電壓，使得電壓大小恰好能夠使得所述亞閾值電流控制延遲線的每個延遲單元的延遲與所述測試時鐘延時線延遲單元的延時差為dt＝T/2N，這里的延遲都指上升沿的延遲；第二步，延遲校準器上的電荷泵充電結束，延遲校準器開始正常工作；第三步，首先由OUT CPU發出指令，可以采集數據，相位翻轉器判定是否是測試時鐘的相位落后于參考時鐘，如果不是就把它推后半個周期(180度相位)；第四步，CPU接到信號，發出信號給仲裁器，仲裁器被復位，開始判斷；如果判斷完畢，仲裁完成信號產生器發出信號；第五步，受到仲裁完成信號之后，CPU發信號給OUTCPU，OUTCPU采樣數據，發給外部計算機，當計算機接收完成之后，再從第三步開始重復。
本發明的一種測試時鐘信號抖動的片上方法，還包括如下技術特征利用傳輸門電路的邏輯閾值損失的原理構建所述亞閾值電流控制單邊延遲線的每個所述延時單元，包括兩個對接的NMOS晶體管，和兩對串接于VCC和地之間的一個PMOS晶體管和一個NMOS晶體管；利用NMOS晶體管傳輸低電平，正常傳輸時鐘信號的下降邊沿，只有小的本征延遲；利用PMOS晶體管傳輸高電壓，通過控制電壓Vcontrol使得PMOS晶體管工作在亞閾值區域，使用亞閾值電流來傳輸高電平，從而控制時鐘信號上升邊沿的傳輸時間，實現的單邊延遲。
通過兩個微處理器CPU和OUT CPU控制所述測試；所述微處理器OUT CPU發出指令后，所述仲裁器判定是否是測試時鐘的相位落后于參考時鐘，所述微處理器CPU接收完成仲裁信號產生器發出的判斷完畢結果信號，控制所述仲裁器被復位，所述仲裁完成信號產生器發出仲裁完成信號之后，所述微處理器CPU發信號給OUT CPU，所述微處理器OUT CPU采樣數據，發給外部計算機；如此重復。
上述N等于10。
本發明公開的這種測試時鐘信號抖動的片上系統及其方法，由于采用模擬可控制單邊延時線的方法測量抖動，可以滿足對于測試規格的極高要求(如時間解析度、低振幅、差動信號)；本發明的延時單元電路由于利用了傳輸門電路的邏輯閾值損失的原理，利用NMOS傳輸低電平沒有電壓損失，利用PMOS來繼續傳輸高電壓，控制PMOS工作在亞閾值區域，實現單邊延遲。
本發明包括如下附圖圖1是鎖相環的結構框圖；圖2是測試時鐘信號抖動的Vernier Delay line原理圖；圖3A、3B、3C、和3D是本發明的單邊延時線在不同控制條件下的延時結果；圖4是兩個延時單元的電路原理圖；
圖5是本發明的亞閾值控制單邊延遲線結構示意圖。
圖6是本發明的延遲校準電路。
具體實施方法下面結合附圖對本發明做進一步詳細說明。
本發明采用Vernier Delay line的測量辦法來測量時鐘信號的抖動，本發明實現VernierDelay line的測量辦法是采用一種模擬可控制的單邊延時線。所謂單邊延時，是指控制延時線，使得經過延時線的時鐘上升沿退后，而下降沿只有少量推移。
如圖3A、3B、3C、和3D是本發明的單邊延時線在Vcontrol不同控制條件下的延時結果。圖中有空心點的線是參考時鐘，而有實心點的線是具有不同Vcontrol延時的延時結果。圖3是一個關于單邊延遲控制的示意試驗的結果，試驗采用了0.5um的LEVEL＝2的SPICE參數，圖3A的控制條件是PMOS傳輸門的控制電壓Vcontrol＝0，獲得的時鐘上升延的延時是1ns；圖3B的控制條件是PMOS傳輸門的控制電壓Vcontrol＝1.5v，獲得的時鐘上升延的延時是5ns；圖3C的控制條件是PMOS傳輸門的控制電壓Vcontrol＝1.9v；和圖3D的控制條件是PMOS傳輸門的控制電壓Vcontrol＝2.0v，獲得的時鐘上升延的延時是12ns和24ns。
如圖4所示是兩個延時單元的電路原理圖，圖中M1(MbreakerPD)代表一個PMOS晶體管，M2(MbreakerND)代表一個NMOS晶體管；信號(Vth+vdd/2)是參考電壓，其中，Vdd是電源電壓，Vth是MOS晶體管的閾值電壓；Vcontrol是延遲控制電壓，這個電壓使晶體管的工作狀態處于亞閾值電壓區域，并且通過調制這個電壓來實現單邊延遲大小的控制；VIN是輸入的需要被延遲的時鐘。每個延時單元包括兩個對接的NMOS晶體管，和兩對串接于VCC和地之間的一個PMOS晶體管和一個NMOS晶體管；時鐘VIN、參考電壓(Vth+vdd/2)和Vcontrol輸入兩個對接的NMOS晶體管，其輸出依次連接上述兩對PMOS晶體管和NMOS晶體管。
圖4所示的延時單元電路利用了傳輸門電路的邏輯閾值損失的原理，NMOS傳輸低電平沒有電壓損失，所以當時鐘的下降邊沿被傳輸的時候就能正常的得到傳輸，延遲也只有一個小的本征延遲。但是NMOS傳輸高電平就有閾值損失，我們在傳輸門的柵極使用了Vth+vdd/2的控制電壓之后，經過NMOS傳輸門之后的電壓大約就只有vdd/2，這樣的電壓就能讓反相器在傳輸高電平的時候無法完成反轉，要想反轉反相器的狀態，就要靠下面的PMOS來繼續傳輸高電壓，對PMOS進行控制，使得PMOS工作在亞閾值區域，只能使用亞閾值電流來傳輸高電平。而一個MOS的亞閾值電流是被柵極電壓非常敏感地控制的，所以這個時候就可以通過調節柵壓的大小，從而控制亞閾值電流的大小，再從而控制PMOS使用亞閾值電流傳輸高電平的時間，也就是我們要實現的單邊延遲的時間大小。
正是這種延時單元構成了本發明的延時線。
我們構建N個延時單元(Delay cell)的亞閾值電流延遲線，例如N＝10，使用延遲校準電路使得每個亞閾值電流延遲線的延遲單元與測試時鐘延時線(Testing clock delay line)延遲單元的延時差為dt＝T/2N，這里延遲指的是上升沿的延遲，T表示測試時鐘的周期。本發明的亞閾值電流控制單邊延遲線的一延遲單元是對信號的上升邊的相對測試時鐘延時線(Testing clock delay line)延遲單元的延時差為dt＝T/2N，而下降邊的延時大小則是一個“自然的本征延時”。
圖5是本發明的測試時鐘信號抖動的片上系統原理圖。圖中畫出了亞閾值電流控制單邊延遲線以及測試時鐘延時線(Testing clock delay line)的結構關系。圖中仲裁器Arbiter就是用來監測哪一個延時線上信號先變化的監測單元，一般可以使用高精度的可以帶復位控制的差分信號放大器來實現。
如果在第M個Arbiter中檢測到測試時鐘和參考時鐘的相位先后發生了反轉，則可以知道延時大約是M*d，說明測得的抖動值就是M*d，此時因為d已經經過了校準(d＝T/2N)，所以抖動值d＝T/2N*M。
此處抖動值d＝T/2N*M，是相對于時鐘周期“T”的，也即這個測量結果是相對參考時鐘的精度。此相對大小對于鎖相環電路的測試意義更大，因為這樣可以測試在不同的時鐘條件下的Jitter相對大小。
本發明采用亞閾值電流控制單邊延遲線結構，其核心的關鍵在于三條延時線和延遲校準器，以及arbiter電路。圖5是本發明的亞閾值控制單邊延遲線結構示意圖，包括參考延遲線、有n個單元的亞閾值電流控制單邊延遲線和測試時鐘延遲線；還包括輸入超前判斷翻轉器，兩個數控的CPU還有仲裁信號完成產生器；當測試時鐘和參考時鐘的相位先后發生了反轉時，輸入超前判斷翻轉器輸出信號。
本發明另外一個關鍵的問題就是如何控制亞閾值電流控制單邊延遲線的延遲單元相對于測試時鐘延時線(Testing clock delay line)延遲單元的延時差為dt＝T/2N。我們采用如圖6的電路來實現。圖中兩個輸入分別來自reference delay line和亞閾值電流控制單邊延遲線，輸出則是亞閾值延遲線的控制電壓Vcontrol。主要的工作原理就是采用一個與門來檢測reference delay line和亞閾值電流控制單邊延遲線輸出的信號相位關系。可以從數字邏輯的基本知識得知X節點的輸出是一個占空比不一定等于1的方波，而reference delay line和亞閾值電流控制單邊延遲線輸出的信號相位差越小，則占空比越大。如果相位差達到180度，則X節點的占空比為0，也就是說X保持低電平。
在X節點信號的占空比不為0的時候，NMOS晶體管MJ就可以導通，積分電路開始工作，電容C上的電壓就開始逐漸升高。由于C上的電壓就是控制延遲大小的Vcontrol，所以由于電壓的升高就會使得亞閾值電流控制單邊延遲線的延遲增加，再導致referencedelay line和亞閾值電流控制單邊延遲線輸出的信號相位差減增大，只要相位差還沒有增大到180度，對電容的充電就會繼續，直到電容C上的電壓達到某一個數值，使得referencedelay line和亞閾值電流控制單邊延遲線輸出的信號相位差為180度，MJ對電容的充電也結束，電容上電壓保持恒定。
如果我們設計reference delay line和testing clock delay line是一樣的結構，它們的延遲大小也是一樣的。如果我們的三條延遲線都是有N個延遲單元，那么每個亞閾值電流控制單邊延遲線和testing clock delay line延遲單元的延遲差應該dt＝(D1-D2)/N，其中D1和D2分別是亞閾值電流控制單邊延遲線和testing clock delay line的總延遲。而reference delayline和testing clock delay line的延遲大小一樣，所以D1-D2就應該等于那么亞閾值電流控制單邊延遲線和reference delay line的總延遲差。由于我們的校準機制，亞閾值電流控制單邊延遲線和reference delay line的相位差為180度，暨延遲為T/2。所以dt＝(D1-D2)/N＝T/2N。
整個系統的工作過程包括如下步驟；1.電路加電，測試時鐘輸入，延遲校準電路開始工作，根據它判斷延遲所達到的大小來改變加在每個延時單元上的控制電壓，最后使得電壓大小恰好能夠使得每個亞閾值電流控制延遲線的延遲單元的延遲與測試時鐘延時線(Testing clock delay line)延遲單元的延時差為dt＝T/2N，這里的延遲都指上升沿的延遲。
2.在電路加電一段時間以后，延遲校準器上的電荷泵已經充電結束，延遲校準器開始正常工作。
3.首先由OUT CPU發出指令，可以采集數據，相位翻轉器判定是否是測試時鐘的相位落后于參考時鐘，如果不是就把它推后半個周期(180度相位)。
4.CPU接到信號，發出信號給Arbiter，Arbiter被復位，開始判斷。如果判斷完畢，仲裁完成信號產生器發出信號。
5.受到仲裁完成信號之后，CPU發信號給OUT CPU，OUT CPU采樣數據，發給外部計算機，當計算機接收完成之后，再重復3的步驟。
本發明中三個延時線的作用分別為在單邊延時線中，每個單元產生一個大小為T/2N加一個“Testing clock delay line”單元的本征延時，暨單邊延遲線的延遲單元的延遲與測試時鐘延時線(Testing clock delayline)延遲單元的延時差為dt＝T/2N，這里的延遲都指上升沿的延遲。
Testing clock delay line的作用是，第一驅動Arbiter，第二使得每個單元產生一個本征延時。
因為每個單邊延時線上的單元能產生的最小延時就是“本征延時”，而如果不做這個Testing clock delay line，T/2N很可能小于本征延時，給參考時鐘也加上延時，每個單邊延時線的延時單元的延時就不用實現的那么小了，由于每個Testing clock delay line單元的延時也是一個本征延時，就保證了我們單邊延時線的延時單元的延時大小肯定可以實現。
Reference delay line為了延遲校準器可以計算出來這個本征延遲的大小，所以要構造這樣一個延時線，給延遲校準器一個校準參考，同時讓積分電路電荷泵充電控制電路有足夠的脈沖寬度。讓延遲校準器能夠給亞閾值單邊延遲線一個準確的控制電壓。
本發明的核心創新思想包括1.采用亞閾值電壓控制延遲單元進行單邊延時，從而控制“Vernier Delay line”延遲單元的延遲大小。
2.采用3 delay lines的方式實現每個延遲單元的延遲分配。
3.使用一種延遲校準的方法產生合理的控制電壓從而控制延時。
本發明的系統設計中，每個具體的部分也有一套可行的辦法，但是辦法不是唯一的。主要就是兩個數控的CPU還有仲裁信號完成判斷器，輸入超前反轉判斷器，以及幾個數據總線。
本發明的亞閾值控制單邊延遲線結構中，arbiter的結構是可以改變的，延遲線的基本結構也可以作出細微變化，這是本領域技術人員公知的內容，都屬于本發明保護的內容。
權利要求
1.一種測試時鐘信號抖動的片上系統，其特征在于，包括有N個延時單元的亞閾值電流控制單邊延遲線、參考延遲線和測試時鐘延遲線；還包括仲裁器和延遲校準器；所述亞閾值電流控制單邊延遲線的每個延時單元輸出的時鐘信號的上升沿對輸入信號延相時為d，其大小等于T/2N(T為輸入時鐘的周期)加一個本征延時、而下降沿延時為一個本征延時；所述參考延遲線給所述延遲校準器一個校準參考，同時讓積分電路電荷泵充電控制電路有足夠的脈沖寬度，讓所述延遲校準器能夠給亞閾值單邊延遲線一個準確的控制電壓；所述測試時鐘延遲線驅動所述仲裁器、并使得每個單元產生一個本征延時；所述延遲校準器通過改變加在所述亞閾值電流控制單邊延遲線的每個所述延時單元上的控制電壓調整其延時；所述仲裁器用來監測所述延時單元的時鐘信號和所述測試時鐘延遲線的測試時鐘的相位哪一個先變化；所述測試時鐘延遲線驅動所述仲裁器；所述參考延遲線為所述延時校準器計算所述本征延時提供參考時鐘；當第M個所述仲裁器判斷所述測試時鐘和所述延時單元的時鐘的相位先后發生了反轉時，輸入超前判斷翻轉器輸出信號，則判斷所述時鐘信號抖動值是M*d。
2.根據權利要求1所述的測試時鐘信號抖動的片上系統，其特征在于，所述亞閾值電流控制單邊延遲線的每個所述延時單元包括兩個對接的NMOS晶體管，和兩對串接于VCC和地之間的一個PMOS晶體管和一個NMOS晶體管；測試時鐘VIN、參考電壓(Vth+vdd/2)和控制電壓Vcontrol分別輸入兩個對接的NMOS晶體管，其輸出依次連接兩對PMOS晶體管和NMOS晶體管，所述控制電壓Vcontrol使所述晶體管的工作狀態處于亞閾值區域。
3.根據權利要求2所述的測試時鐘信號抖動的片上系統，其特征在于，還包括仲裁信號完成判斷器和輸入超前判斷翻轉器，兩個微處理器CPU和OUT CPU；所述微處理器OUT CPU發出指令后，所述仲裁器判定是否是測試時鐘的相位落后于參考時鐘，所述微處理器CPU接收判斷完畢結果信號，控制所述仲裁器被復位，所述仲裁完成信號產生器發出仲裁完成信號之后，所述微處理器CPU發信號給OUT CPU，所述微處理器OUT CPU采樣數據，發給外部計算機；如此重復。
4.根據權利要求3所述的測試時鐘信號抖動的片上系統，其特征在于，所述仲裁器使用高精度的可以帶復位控制的差分信號放大器來實現。
5.根據權利要求2所述的測試時鐘信號抖動的片上系統，其特征在于，所述控制延遲大小的控制電壓Vcontrol的產生采用一個與門來檢測所述參考延時線和亞閾值電流控制單邊延遲線輸出的信號相位關系，并連接采用NMOS晶體管MJ和電容C構成的積分電路，該電容C上的電壓就是Vcontrol。
6.一種測試時鐘信號抖動的片上方法，其特征在于，構建有N個延時單元的亞閾值電流控制單邊延遲線；構建同時用于驅動仲裁器的測試時鐘延遲線；構建延遲校準器并構建參考延遲線；測試時鐘信號抖動包括如下步驟第一步，電路加電，延遲校準器根據輸入的測試時鐘判斷延遲所達到的大小來改變加在每個延時單元上的控制電壓，使得電壓大小恰好能夠使得所述亞閾值電流控制延遲線的每個延遲單元的延遲與所述測試時鐘延時線延遲單元的延時差為dt＝T/2N，這里的延遲都指上升沿的延遲；第二步，延遲校準器上的電荷泵充電結束，延遲校準器開始正常工作；第三步，首先由OUT CPU發出指令，可以采集數據，相位翻轉器判定是否是測試時鐘的相位落后于參考時鐘，如果不是就把它推后半個周期(180度相位)；第四步，CPU接到信號，發出信號給仲裁器，仲裁器被復位，開始判斷；如果判斷完畢，仲裁完成信號產生器發出信號；第五步，受到仲裁完成信號之后，CPU發信號給OUT CPU，OUT CPU采樣數據，發給外部計算機，當計算機接收完成之后，再從第三步開始重復。
7.根據權利要求6所述的測試時鐘信號抖動的片上方法，其特征在于，利用了傳輸門電路的邏輯閾值損失的原理構建所述亞閾值電流控制單邊延遲線的每個所述延時單元，包括兩個對接的NMOS晶體管，和兩對串接于VCC和地之間的一個PMOS晶體管和一個NMOS晶體管；利用NMOS晶體管傳輸低電平，正常傳輸時鐘信號的下降邊沿，只有小的本征延遲；利用PMOS晶體管傳輸高電壓，通過控制電壓Vcontrol使得PMOS晶體管工作在亞閾值區域，使用亞閾值電流來傳輸高電平，從而控制時鐘信號上升邊沿的傳輸時間，實現的單邊延遲。
8.根據權利要求7所述的測試時鐘信號抖動的片上方法，其特征在于，通過兩個微處理器CPU和OUT CPU控制所述測試；所述微處理器OUT CPU發出指令后，所述仲裁器判定是否是測試時鐘的相位落后于參考時鐘，所述微處理器CPU接收完成仲裁信號產生器發出的判斷完畢結果信號，控制所述仲裁器被復位，所述仲裁完成信號產生器發出仲裁完成信號之后，所述微處理器CPU發信號給OUT CPU，所述微處理器OUT CPU采樣數據，發給外部計算機；如此重復。
9.根據權利要求6所述的測試時鐘信號抖動的片上方法，其特征在于，所述N等于10。
全文摘要
本發明涉及一種測試時鐘信號抖動的片上系統及其方法，尤其涉及鎖相環抖動的測試。高時間解析度、低振幅、差動信號不受元件變動性影響。包括有N個延時單元的亞閾值電流控制單邊延遲線、參考延遲線和測試時鐘延遲線，所述亞閾值電流控制單邊延遲線的所述每個延時單元輸出的時鐘信號的上升沿延時等于T/2N加一個本征延時、而下降沿延時為一個本征延時；還包括監測參考時鐘信號和測試時鐘的相位哪一個先變化的仲裁器，和通過控制電壓調整延時的延遲校準器；所述參考延遲線為所述延時校準器計算所述本征延時提供參考時鐘；當第M個所述仲裁器判斷所述測試時鐘和所述延時單元的時鐘的相位先后發生了反轉時，輸入超前判斷翻轉器輸出信號，則判斷所述時鐘信號抖動值是M*d。
文檔編號H03L7/08GK1862273SQ20061003272
公開日2006年11月15日 申請日期2006年1月9日 優先權日2006年1月9日
發明者余菲 申請人:北京大學深圳研究生院