專利名稱：適用于主板電壓調整模塊數字控制芯片的模數轉換器的制作方法
技術領域：
本發明屬于模數轉換技術領域，具體涉及一種適用于主板電壓調整模塊(VRM)數字控制芯片的新結構模數轉換器(ADC)。
背景技術：
VRM數字控制模塊與VRM模擬控制模塊相比，具備受環境變量影響小，能輕松實現多相輸出，并應用特殊算法來優化開關電源輸出電壓的動態和靜態指標等優點[1，2]。如圖1所示，基本的VRM數字控制芯片由數模轉換器(ADC)、比例積分微分數字補償器(Digital PID Compensator)、數字脈寬調制器(DPWM)和可編程基準電壓源(ProgrammableVoltage Reference)等組成。其中，低功耗、低量化誤差、高線性度、寬采樣范圍的ADC是包括VRM在內的數字控制系統獲取高效率和高控制精度等性能的必要條件。近年來，應用于VRM的ADC課題研究活躍，也取得了一些技術成果[2，3，4]。
文獻[2]采用并行比較結構的Windowed ADC，只對誤差電壓(Vref-Vo)進行量化(其中，Vref是控制目標電壓，Vo是VRM實際輸出電壓)，具有量化誤差小等優點。但需要在WindowADC前加入抗混疊濾波器，電路結構比較復雜，功耗較大。文獻[3]研究的延遲線ADC(delay-line ADC)，則具備能自動過濾開關噪聲(即無需抗混疊濾波器)、電路結構簡單、功耗低等優點；但受溫度、工藝偏差影響大，線性度低，增益誤差約為±20％。文獻[4]在文獻[3]的基礎上提出了雙延遲線結構，部分減弱了延遲線ADC受工藝偏差影響，增益誤差減小至±10％。盡管學術界和業界做了很大的努力，但線性度差，增益誤差大仍然是困擾延遲線ADC的主要問題。
發明內容
本發明的目的在于提出一種不僅能自動濾波(即采樣電路前端不需要增加抗混疊濾波器)，而且模數轉換的線性度高和增益誤差小，功耗低的適用于VRM數字控制芯片的模數轉換器，并命名為延時環ADC(ring-ADC)。
本發明提出的延時環ADC的系統架構圖如圖2所示。它由壓控振蕩器Ring-A、Ring-B、Ring-C，差分脈沖計數式鑒頻器1，n分頻器2，電平提升電路3經電路連接組成；其中，控振蕩器Ring-A、Ring-B、Ring-C是三個完全相同的、由奇數個倒相器構成的延遲環，它們分別工作在電壓Vref，Vo和VH下，產生頻率與工作電壓相對應的脈沖信號fA、fB和fC，這里Vref為DAC輸出的可設置參考電壓，Vo為VRM實際輸出電壓，VH為一路幅值固定的參考電壓；fC經n分頻后，為差分脈沖計數式鑒頻器1提供采樣周期為Ts的采樣信號，差分脈沖計數式鑒頻器1計算fA和fB頻率差，其傳輸函數為Ce＝int[(fA-fB)×Ts] (1)其中，函數y＝int[x]表示y等于x的整數部分。
由m級倒相器構成的延遲環的振蕩頻率可表示為f=1T=1k×τ×m=μ(Vx-Vth)k×L2×m=KVCO(Vx-Vth)]]>(其中，KVCO=μk×L2×m)---(2)]]>式(2)中，k為與電路結構相關的一個系數，一般為2～3。Vx為延遲單元的工作電壓，Vth為MOS管的閾值電壓，L為MOS管的溝道長度，μ為載流子遷移率。KVCO為常數，故f與Vx成線性關系。
由式(2)可得，延遲環在Vx＝Vref和Vx＝Vo下的震蕩頻率差為Δf＝fA-fB＝KVCOΔV(其中，ΔV＝Vref-Vo) (3)在周期Ts內，計算翻轉頻率為Δf的CP的翻轉次數，結果記為Ce，由式(1)、(2)可推得Ce=int[KVCOΔVTs]=int[KVCOΔVnKVCO(VH-Vth)]=int[n(VH-Vth)ΔV]---(4)]]>在式(4)中，由于引入了Ts，抵消了與工藝角密切相關的參數KVCO，而引進與工藝角相關系數較小的Vth。式(4)同時表明，調整n和VH，可以得到所需的Ce關于ΔV的增益。
在0.35um模型中Vth在快速工藝角(ff)和慢速工藝角(ss)工藝角中的取值，相對其在典型工藝角(tt)中的取值，偏差約為±10％。取VH＝2.8V，由式(5)可推得Ce在兩個極端工藝角下的偏差約為±3％，僅為延遲線ADC(±20％)的 因此延遲環ADC比延遲線ADC擁有更小的工藝偏差。
為了降低芯片功耗，本發明設計了一個差分脈沖計數式鑒頻器1，轉對頻率等于fA的信號A和頻率等于fB的信號B分別鑒頻為對頻率等于Δf的信號CP進行鑒頻，實現式(1)的計算功能，其基本電路結構由頻率相減器4和脈沖計數器5經電路連接組成(如圖3所示)。其中頻率相減器4的基本電路結構由鑒頻鑒相器(PFD)6、電平翻轉電路(G_cp)7和異或門8經電路連接組成。
電平翻轉電路(G_cp)方波X的上跳沿觸發，當檢測到QX為“1”時，則輸出信號Z發生一次電平翻轉，否則保持原來狀態。電平翻轉電路狀態方程為Zn+1＝ZnQX (5)
頻率相減器實現功能為Δf＝fA-fB(6)頻率相減器的工作過程可描述為(參見圖4所示)由鑒頻鑒相器6的功能[7]可知波形QA先由方波A的上跳沿置“1”，由方波B的上跳沿使波形QA置“0”；鑒頻鑒相器的波形QA的脈寬恰好反映了方波A和方波B的相位差(PAB)的大小。隨時間推移，方波A和方波B的相位差(PAB)累積越來越大，直至其超過360度；但仍然由方波B的上跳沿使波形QA置“0”，與此同時，相位差(PAB)被減去360度，余下相位(PAB-360°)累積到下一輪循環，周而復始。在PAB大于360度后的下一個方波A的翻轉周期內，電路會發生在方波A的上跳沿出現之前，QA已經為“1”的情況。而且此種電路情況每發生一次，表示方波A比方波B的總相位多超前了一個360度。電平翻轉電路7正用于檢測在方波A的上跳沿出現之前，QA已經為“1”的情況，當檢測到此情況發生，電平翻轉電路7的輸出端信號Z發生一次電平翻轉，否則就保持原來狀態。信號Z的翻轉頻率即為Δf(Δf＝fA-fB)。圖4為在輸入方波信號A的頻率大于方波信號B的頻率時，頻率相減器各節點的輸出波形。考慮到方波A和方波B頻率大小未知，故差分脈沖計數式鑒頻器需要搭建成對稱結構(如圖3所示)。
脈沖計數器5由一般同步觸發計數器實現，其工作過程描述如下脈沖計數器5對翻轉頻率為Δf的信號CP計數，當檢測到flagA＝″1″時(即Vref＞Vo)，計數器進行自加1運算；當檢測到flagB＝″1″時(即Vref＜Vo)，計數器進行自減1運算。在計數周期Ts結束時，計數器輸出計數結果Ce。由于VRM最終能工作在鎖定狀態(steady state)，把輸出電壓控制在|Vo-Vref|≤1LSB范圍內，即Δf≤fsample。fsample為采樣頻率。故，差分脈沖計數式鑒頻器得以實現低功耗。
差分脈沖計數式鑒頻器1的核心理論原理可進一步分析為轉頻率相減為相位相減。方波A和方波B在第n+1個計數周期Ts結束時的總相位可分別表示為φAn+1=ωATs+φARn---(7)]]>φBn+1=ωBTs+φBRn---(8)]]>其中，φARn、φBRn分別是方波A和方波B在第n個計數周期Ts結束時的相位。ωA和ωB分別為方波A和方波B的角頻率。則Δf可表示為
Δf=fA-fB=ωA-ωB2π=ωATs-ωBTs2π1Ts=φAn+1-φBn+1+φABRn21Ts---(9)]]>其中φABRn為在第n個計數周期Ts結束時方波A和方波B的相位差。由式(1和(9)可推得Cen+1=int[Δf*Ts]=int[φAn+1-φBn+1+φABRn2π]---(10)]]>差分脈沖計數式鑒頻器1計算方波A和方波B在計數周期Ts內的總相位差關于2π的倍數Ce′n+1(Ce′n+1=int[φAn+1-φBn+12π]),]]>即可近似計算出方波A、B的頻率差Ce。其計數誤差決定于初始相位差φABRn，由圖4差分脈沖計數式鑒頻器的工作時序可知φABRn=Re mainder[φAn-φBn2π]---(11)]]>其中，函數y＝Remainder[x/2π]表示y等于x除于2π后的余數。由于φABRn∈(-2π,2π),]]>故 值為±1。然而，由于方波A、B的第n個周期結束時相位差φABRn將累積到下一個周期，即作為第n+1個周期開始時相位差，故在經歷t個周期后，差分脈沖計數式鑒頻器的平均計數誤差為limk→∞[Σt=0kCen+1+t-Σt=0kCe′n+1+t]=limk→∞±1k+1=0---(12)]]>總結本發明，其突出優點是在繼承延遲線ADC自動濾波思想的基礎上，采用延時環的電壓頻率轉換原理實現對電壓信號的模數轉換，提高ADC線性度；設計三個延時環共同工作，大大消減工藝偏差；設計差分脈沖計數式鑒頻器，降低ADC功耗。
延時環ADC特別適用于諸如VRM，直流馬達等要求采樣頻率不高的數字控制系統中。
圖1，VRM數字控制芯片的模塊組成和工作原理。
圖2，延遲環ADC的系統架構。
圖3，差分脈沖計數式鑒頻器。
圖4，差分脈沖計數式鑒頻器各節點波形。
圖5，在三個工藝角下Ce與Vo的增益曲線。
圖6，微分線性誤差(DNL)特性。
圖7，積分線性誤差分(INL)特性。
圖8，典型FFT頻譜5kHz@500kHz。
圖9，延時環ADC輸入信號幅值與功耗的關系曲線。
圖10，VRM輸出電壓紋波(輸出負載電流為40A)。
具體實施例方式
下面通過實施實例進一步描述本發明。該實例中要求達到的電路指標為分辨率ΔVmin為6.25mV，采樣電壓ΔV的窗口范圍為-200mV～+200mV，采樣頻率fsample＝500kKz(即采樣周期為Ts＝2μs)。下面估算各設計參數的大小，參數精確選取可用HSPICE仿真得到。
首先推導分頻器n的大小由電路指標可以推出ADC的輸出補碼范圍為，Ce=ΔVinΔV=±32---(13)]]>ADC的增益為，CeΔV=±32±200m=160---(14)]]>Ce=int[KVCOΔVTs]=int[KVCOΔVnKVCO(VH-Vth)]=int[n(VH-Vth)ΔV]---(15)]]>結合兩式可推導得到，n(VH-Vth)=CeΔV=160---(16)]]>根據工藝文件提供的參數，取Vth＝0.8V，則選取VH＝2.8V，算得分頻器的分頻系數n＝320。
下面推導構成延時環的倒相器的級數m和構成倒相器的MOS管的溝道長度L的大小fsample=KVCO(VH-Vth)n=500k---(17)]]>KVCO=μk×L2×m=8×107---(18)]]>根據工藝文件提供的參數，取μ＝0.03m2|V|s，k＝3，可算得L2×m＝1.25×10-9。可取m＝10，L＝3.5μm。
經過HSPICE對模擬電路部分進行仿真，經Model-Sim對數字電路部分進行邏輯驗證，之后再用Star-Sim對整體系統進行仿真，并采用chartered標準0.35μm CMOS工藝流片實現了延時環ADC。測試系統由示波器、邏輯分析儀、直流電流負載、DC-DC系統測試板和PC機組成。
圖5所示為在VH＝2.8V，Vref＝1.5V時，在三個工藝角下，HSPICE仿真得到的Ce與Vo增益曲線。結果顯示，|ΔV|越大，Ce的工藝偏差越大。Ce的仿真結果在快速工藝(ff)和慢速工藝(ss)下比在典型工藝(tt)下偏差的百分比分別為+2.8％和-1.5％，與理論推導符合較好。圖6、7分別是延時環ADC的靜態特性指標DNL、INL。它們的測試值如下，DNL的值為0.92LSB，INL的值為1.2LSB。隨機抽取了十塊芯片進行測試，ADC的INL皆小于1.2LSB。即靜態最大量化誤差為±7.5mV，最大增益誤差為3.75％。圖8是典型FFT頻譜5kHz@500kHz，延時環ADC靜態和動態性能總結在表I中。圖9分析了ADC輸入信號幅值與功耗的關系，在輸入誤差電壓信號|Vo-Vref|≤1LSB，即VRM工作在鎖定狀態時，ADC的平均功耗為2.56mW。以延遲環ADC為電壓采樣模塊的VRM，其四相輸出電壓波形如圖10所示，其紋波大小約為10mV。實測結果表明延遲環ADC基本能夠滿足設計指標要求。
表I
權利要求
1.一種適用于主板電壓調整模塊數字芯片的模數轉換器，其特征在于由壓控振蕩器Ring-A、Ring-B、Ring-C，差分脈沖計數式鑒頻器(1)，n分頻器(2)，電平提升電路(3)經電路連接組成；其中，控振蕩器Ring-A、Ring-B、Ring-C是三個完全相同且由奇數個倒相器構成的延遲環，它們分別工作在電壓Vref，Vo和VH下，產生頻率與工作電壓相對應的脈沖信號fA、fB和fC，這里Vref為DAC輸出的可設置參考電壓，Vo為VRM實際輸出電壓，VH為一路幅值固定的參考電壓；fC經n分頻后，為差分脈沖計數式鑒頻器(1)提供采樣周期為Ts的采樣信號，差分脈沖計數式鑒頻器(1)計算fA和fB頻率差，其傳輸函數為Ce＝int[(fA-fB)×Ts] (1)其中，函數y＝int[x]表示y等于x的整數部分。
2.根據權利要求1所述的模數轉換器，其特征在于所述差分脈沖計數式鑒頻器(1)由頻率相減器(4)和脈沖計數器(5)經電路連接組成；其中的頻率相減器(4)由鑒頻鑒相器(6)、電平翻轉電路(7)和一個異或門(8)經電路連接組成。
3.根據權利要求1所述的模數轉換器，其特征在于通過調整n分頻器的分頻系數n和幅值固定的參考電壓VH，得所需差分脈沖計數式鑒頻器(1)的傳輸函數Ce關于ΔV的增益，這里ΔV＝Vref-Vo，Vref為模數轉換器輸出的可設置的參考電壓，Vo為VRM實際輸出電壓。
全文摘要
本發明屬于模數轉換技術領域，具體為一種適用于主板電壓調整模塊(VRM)數字控制芯片的模數轉換器。它由3個壓控振蕩器、延遲環、差分脈沖計數式鑒頻器、n為分頻器和電平提升電路經電路連接組成。其中3個壓控振蕩器延遲環相同，且由奇數個倒相器構成，鑒頻器由頻率相減器和脈沖計數器構成。該模數轉換器的線性度高，增益衰減小，功耗低，完全適用于諸如VRM、直流馬達等數字控制系統中。
文檔編號H03M1/10GK1885722SQ20061002867
公開日2006年12月27日 申請日期2006年7月6日 優先權日2006年7月6日
發明者郭建民, 李文宏 申請人:復旦大學