專利名稱：電路襯底裝置及電路裝置的制作方法
技術領域：
本發明涉及用于搭載IC芯片等的電路襯底裝置，特別是涉及具有多個配線層的電路襯底裝置。
本發明涉及在具有多個配線層的電路襯底上搭載有IC芯片(電路元件)等的電路裝置。
背景技術：
在手機中通常追加有通話功能以外的各種附加功能。通過將手機多功能化，可獲得市場好評，確立高人氣機種的地位。特別是近年來，搭載有接收收音機信號的FM調諧器的手機的人氣很高，各生產廠都致力于FM調諧器的小型化。
在FM調諧器中，振蕩電路需要兩個螺旋形狀的螺旋圖案。目前，提案有不使用二極管，而利用可控制體電位的MOS晶體管來提高最大振蕩頻率的高頻振蕩電路(例如參照專利文獻1)。另外，提案有具有多個螺旋圖案的各外周部介由電介質對向而構成的LC電路的電路襯底(例如參照專利文獻2)。
專利文獻1特開2001-332931號公報專利文獻2特開2004-87524號公報在同一配線層上形成兩個螺旋圖案，制造將各螺旋圖案的一端相互連接的電路襯底裝置時，在位于配線層下層的電介質層上，從各螺旋圖案的一端到位于電介質層下層的另一配線層形成通路，由橋接線路將通路間電連接。由于橋接線路及螺旋圖案的周邊會產生電磁場，故在它們附近存在另外的電路的情況下，會對其動作性能產生不良影響。
例如，在電路襯底裝置是在形成有橋接線路的一側安裝于儀表板上時，就會與形成于儀表板表面乃至表面附近的配線產生電磁干擾，使電路襯底裝置的工作性能產生變動。此時，在儀表板上形成的配線也會從電路襯底裝置的橋接線路及螺旋圖案受到電磁干擾。由此，在振蕩電路中難以固定振蕩頻率，有時會對適當的調諧帶來障礙。
針對這種狀況，作為對策例如可考慮由導電層(接地層)將密封了橋接線路的面整面覆蓋，來抑制來自橋接線路及螺旋圖案的電磁場的泄漏。但是，由于整面形成導電層會使工序數增加，故提高了制造成本。另外，由于形成導電層，從而使電路襯底裝置整體的厚度增加，也存在不符合小型化要求的問題。
另外，在上述方法中，盡管可將對安裝具有螺旋圖案的電路襯度裝置的儀表板的電磁場的泄漏屏蔽，但不能將朝向與儀表板相反方向的來自螺旋圖案的電磁場的泄漏屏蔽。因此，根據組裝在電子設備中時的安裝狀態，有時還會與形成于鄰接配置的另外的儀表板上的配線電磁干擾產生同樣的缺陷。因此，可考慮在與安裝具有螺旋圖案的電路襯底裝置的儀表板相反的面側也整面覆蓋導電層(接地層)，屏蔽來自螺旋圖案的電磁場的泄漏。
但是，由于在具有螺旋圖案的電路襯底裝置的兩側整面形成導電層，而使工序數增加，故提高了制造成本。另外，由于形成導電層，從而會增加配線層數量，使電路襯底裝置或電路裝置整體的厚度增加，也存在有悖小型化要求的問題。
發明內容
本發明是鑒于上述狀況而實現的，其目的在于，提供一種電路襯底裝置，抑制從橋接線路等泄漏的電磁場的產生，并滿足小型化的要求。
本發明是鑒于上述狀況而實現的，其目的在于，提供一種電路襯底裝置，抑制來自螺旋圖案的電磁場的產生，同時滿足小型化的要求。
為解決上述課題，本發明的第一方面提供一種電路襯底裝置，其包括第一配線層，其具有形成螺旋狀的第一配線圖案、和形成螺旋狀的第二配線圖案；電介質層，其具有分別與第一配線圖案及第二配線圖案電連接的第一通路及第二通路；第二配線層，其具有，將第一通路及第二通路電連接的橋接線路、和設于橋接線路周圍，在越過所述第一配線層的所述第一配線圖案及所述第二配線的外緣的位置具有外緣的導體圖案。在電路襯底裝置向儀表板等安裝時，導體圖案也可以作為接地的接地層起作用。第一配線層、電介質層及第二配線層構成層積結構。另外，各配線圖案及導體圖案的外緣以與層積方向垂直的平面為基準設定。導體圖案也可以記述為導體層。
根據該第一方面，在導電層上可抑制由第一配線圖案及第二配線圖案產生的電磁場的泄漏。另外，通過將導電層形成在與橋接線路同一層上，可將電路襯底裝置形成薄型。通過利用導體圖案的作用使橋接線路作為共面線路起作用，可抑制來自橋接線路的電磁場的泄漏。
在將連接第一配線圖案中心及第二配線圖案中心的方向設為第一方向，將與第一方向垂直的方向設為第二方向時，第一配線圖案外緣及第二配線圖案外緣的沿第一方向的長度可以比該外緣沿第二方向的長度短。此時，由于可將第一通路及第二通路之間的距離縮短，可將橋接線路的長度縮短，故可進一步抑制來自橋接線路的電磁場的泄漏。
第二配線層可代替橋接線路而具有分別與第一通路及第二通路電連接的第一電極及第二電極。此時，由于可使第一電極及第二電極和導體圖案之間的間隙面積比橋接線路和導體圖案之間的間隙面積小，故可進一步抑制由第一配線圖案及第二配線圖案產生的電磁場的泄漏。另外，在安裝電路襯底裝置的儀表板等上形成橋接線路時，可進行特性調整，增加電路設計的自由度。
本發明的另一方面是電路襯底裝置，該電路襯底裝置具有第一配線層，其具有規定的配線圖案；電介質層，其具有與規定的配線圖案電連接的通路；第二配線層，其具有與通路連接的橋接線路、和設于橋接線路周圍，在越過第一配線層的規定配線圖案的外緣的位置具有外緣的導體圖案。在電路襯底裝置向儀表板等安裝時，導體圖案也可以作為接地的接地層起作用。
根據該方面，在導電層上可抑制由第一配線圖案產生的電磁場的泄漏。另外，通過在與橋接線路同一層的層上形成導電層，可將電路襯底裝置形成薄型。
為解決上述課題，本發明的再一方面提供一種電路裝置，其包括電介質層；配線層，其設于電介質層的一個面上，具有形成螺旋狀的配線圖案；電路元件，其設于與配線圖案重疊的位置，在配線層的越過配線圖案的外緣的位置具有外緣。另外，配線圖案及電路元件的外緣以與層積方向垂直的平面為基準設定。在此，電路裝置是例如設置有電路元件的電路襯底、封裝襯底、或模制襯底，電路元件是例如以LSI芯片為代表的半導體元件，特別是在硅襯底、SiGe襯底或GaAs襯底上形成有元件的半導體元件。另外，電路元件也可以是在Al2O3襯底上形成有無源電路元件的無源元件。形成螺旋狀的配線圖案是例如配置成螺旋狀或彎曲(ミアンダ)狀，且配線寬度和鄰接配線的間隔一定等有規則配置的配線圖案。
根據該方面，可通過電路元件抑制由配線圖案產生的電磁場的泄漏。這是由于介電常數比大氣(空氣)高的電路元件與配線圖案重疊，將一面覆蓋，故將來自配線圖案的電磁場封閉。另外，也可以不由導電層整面覆蓋配線圖案，而由電路元件將其覆蓋，從而可消減一層配線層數，可將電路裝置形成薄型。另外，由于配線圖案和電路元件構成層積結構(重疊結構)，故與在平面上不同的區域配置形成螺旋狀的配線圖案和電路元件的情況相比，也可以將電路裝置的面積小型化。
電路裝置也可以具有覆蓋配線層的保護層。電路元件也可以介由非導電性粘接層相對覆蓋配線層的保護層設置。
電路裝置還具有在導電體層的另一個面上設于介由電介質層與配線圖案對向的位置的另一電路元件。或，電路裝置還可以具有，另一配線層，其設于電介質層的另一個面上，具有形成螺旋狀的配線圖案；另一電路元件，其設于另一配線層的重疊配線圖案的位置，在另一配線層的越過配線圖案外緣的位置具有外緣。此時，由于配線圖案的兩個面由電路元件夾著，故可由兩個面抑制來自配線圖案的電磁場的泄漏。
電路裝置還具有設于電介質層的另一面上、在配線層的越過配線圖案的外緣的位置具有外緣的導電圖案的第一導電層。導體圖案也可以記述為導體層。在電路襯底裝置向儀表板等安裝時，導體圖案也可以作為接地的接地層起作用。第一配線層、電介質層、配線層及電路元件構成層積結構。另外，導體圖案的外緣與配線圖案及電路元件的外緣同樣，以與層積方向垂直的平面為基準來設定。根據該方面，不僅可利用電路元件抑制由配線圖案產生的電磁場向電解質層的一個面的泄漏，還可以利用導體圖案屏蔽由配線圖案產生的電磁場向電介質層另一面的泄漏。
配線圖案可以具有形成螺旋狀的第一配線圖案和形成螺旋狀的第二配線圖案。電介質層也可以具有分別與第一配線圖案及第二配線圖案電連接的第一通路及第二通路。第一導體層也可以具有將第一通路及第二通路電連接的橋接線路、和設于橋接線路的周圍并在越過第一配線層的第一配線圖案及第二配線圖案外緣的位置具有外緣的導體圖案。在將連接第一配線圖案中心及第二配線圖案中心的方向設為第一方向，將與第一方向垂直的方向設為第二方向時，第一配線圖案外緣及第二配線圖案外緣的沿第一方向的長度可以比該外緣沿第二方向的長度短。此時，由于可將第一通路及第二通路之間的距離縮短，可將橋接線路的長度縮短，故可進一步抑制來自橋接線路的電磁場的泄漏。
電路裝置還可以具有密封電路元件的密封樹脂。此時，即使來自配線圖案的電磁場通過了電路元件，由于覆蓋了具有比大氣(空氣)高的介電常數的密封樹脂，因此，與不存在密封樹脂的情況相比，更可以抑制從配線圖案產生的電磁場的泄漏。
電路元件也可以將第一電路元件和第二電路元件重疊而構成，其中，上述第一電路元件設于重疊配線圖案的位置，在配線層的越過配線圖案的外緣的位置具有外緣，上述第二電路元件在任意位置具有外緣。此時，第一電路元件在越過配線層的配線圖案外緣的位置具有外緣，可降低產生的電磁場向上方泄漏的量，而且，第二電路元件對應覆蓋配線層的配線圖案的部分，降低產生的電磁場向上方泄漏的量，因此，在整個電路裝置中，可進一步降低產生的電磁場向上方泄漏的量。
第二電路元件也可以設于重疊第一電路元件的位置，在越過配線層的配線圖案外緣的位置具有外緣，且配置于第一電路元件外緣的內側。由此，由于兩個電路元件與配線圖案重疊，全部覆蓋一個面。故即使來自配線圖案的電磁場通過了第一個電路元件，由于還覆蓋有第二個電路元件，因此，與電路元件為一個的情況相比，可更有效地抑制自配線圖案產生的電磁場的泄漏。
另外，由于配線圖案和兩個電路元件構成層積結構(重疊結構)，故與在平面上不同的區域配置形成螺旋狀的配線圖案和兩個電路元件的情況相比，還可以將電路裝置的面積小型化。
由于以上這些結果，可提供一種電路裝置，其不受電磁干涉，在振蕩電路中可使振蕩頻率固定，其性能穩定，而不依存于安裝使用時的狀態。
根據本發明，可提供一種電路襯底裝置，其抑制自橋接線路等泄漏的電磁場的產生，滿足小型化的要求。
根據本發明，可提供一種電路裝置，抑制來自螺旋圖案的電磁場的泄漏，滿足小型化的要求。
圖1是第一實施例的FM調諧裝置的振蕩電路的電路圖；圖2A-B是示意性表示電路襯底裝置的第一配線層和第二配線層的關系的圖；圖3是示意性表示電路襯底裝置的第一電感器、第二電感器及橋接線路的關系的圖；圖4是表示第一實施例的封裝IC的剖面結構的圖；圖5是表示第一實施例的封裝IC的剖面結構的圖；圖6是表示電路襯底裝置的剖面結構的變形例的圖；圖7A-B是表示改變橋接線路和導體圖案的間隙時的電磁場泄漏的模擬結果的圖；圖8A-B是表示圖2A-B所示的第一配線層和第二配線層的關系的另一例的圖；圖9A-B是表示圖2A-B所示的第一配線層和第二配線層的關系的再一例的圖；圖10A-B是表示圖9A-B所示的第一配線層和第二配線層的關系的另一例的圖；圖11A-B是表示圖8A-B所示的第一配線層和第二配線層的關系的再一例的圖，并且是示意性表示與安裝電路襯底裝置的儀表板的關系的圖；圖12是表示圖11A-C所示的第一配線層、第二配線層及儀表板的剖面結構的圖；圖13是表示第二實施例的封裝IC的剖面結構的圖；圖14A-B是表示在螺旋圖案上搭載IC芯片時的電磁場泄漏的模擬結果的圖；圖15是表示第三實施例的封裝IC的剖面結構的圖；圖16是表示第三實施例的封裝IC的剖面結構的圖；圖17是表示第四實施例的封裝IC的剖面結構的圖；圖18是表示第五實施例的封裝IC的剖面結構的圖；具體實施方式
下面，參照
將具化本發明得到的實施例。另外，在所有附圖中，相同的構成要素使用相同的符號，并適當地省略說明。另外，在本說明書中，“上”方向被限定為相對于電介質層，配線層及電路元件存在的方向為上。
圖1表示第一實施例的FM調諧裝置的振蕩電路的電路圖。振蕩電路10具有高頻振蕩用的第一MOS晶體管20、第二MOS晶體管22、構成LC共振電路的第一電感器12及第一可變電容16、第二電感器14及第二可變電容18。第一電感器12及第一可變電容16的LC電路和第二電感器14及第二可變電容18的LC電路通過橋接線路30串聯連接。通過控制從控制電壓輸入端子4施加的電壓，改變電壓可變電容16及第二可變電容18的電容。由此，可使從輸出端子6及輸出端子8輸出的振蕩頻率可變。將到輸出端子6的結點設為結點A，將到控制電壓輸入端子4的結點設為結點B，將到輸出端子8的結點設為結點C。
在第一實施例的振蕩電路10中，第一電感器12及第二電感器14、和將它們連接的橋接線路30被裝入搭載IC芯片(電路元件)的電路襯底裝置內。第一實施例的電路襯底裝置具有多個配線層，在本說明書中，將形成第一電感器12及第二電感器14的層稱作“第一配線層”，將形成有橋接線路30的層稱作“第二配線層”。在第一配線層和第二配線層之間設有電介質層。另外，第一可變電容16及第二可變電容18等其它結構也可以由IC芯片(電路元件)形成。IC芯片(電路元件)及電路襯底裝置構成封裝IC(電路裝置)。封裝IC也可以記述為封裝。
圖2A-B是示意性表示第一配線層和第二配線層的關系的圖。第一配線層110及第二配線層120構成于電路襯底裝置100。在第一配線層110中，第一電感器12及第二電感器14被并排設置。第一電感器12作為形成螺旋狀的第一配線圖案構成，同樣，第二電感器14也作為形成螺旋狀的第二配線圖案構成。第一配線圖案及第二配線圖案都具有相同的特性，在此，得到左右對稱的圖案。因此，第一配線圖案及第二配線圖案的配線的匝數、配線寬度、及配線間的距離相等，電感特性相同。
第一配線圖案的第一端部32位于第一電感器12的中心部。同樣，第二配線圖案的第二端部34位于第二電感器14的中心部。在第二配線層120上，橋接線路30將第一端部32及第二端部34連接。如上所述，在第一配線層110和第二配線層120之間存在電介質層(未圖示)，在該電介質層上，通過在第一端部32及第二端部34存在的位置形成通路，將第一端部32與橋接線路30的第一接點36電連接，將第二端部34與橋接線路30的第二接點38電連接。
另外，在第二配線層120上，導體圖案50設于橋接線路30的周圍。導體圖案50在越過第一電感器12的第一配線圖案及第二電感器14的第二配線圖案的外緣的位置具有外緣。另外，第一配線圖案及第二配線圖案的外緣相當于將第一配線圖案和第二配線圖案看成一體時的外周框。因此，在第一實施例中，設定導體圖案50的外周比第一配線圖案及第二配線圖案的外周框大。
圖3是示意性表示第一電感器、第二電感器及橋接線路的關系的圖。在電路襯底裝置100中，橋接線路30將第一電感器12的第一端部32和第二電感器14的第二端部34電連接。
圖4是第一實施例的封裝IC(電路裝置)的剖面結構。封裝IC(電路裝置)1具有IC芯片(電路元件)60及電路襯底裝置100。IC芯片(電路元件)60安裝在電路襯底裝置100上。在電路襯底裝置100上粘接非導電性的小片附著片(粘接層)64，且在小片附著片64上固定IC芯片60。IC芯片60由密封樹脂層62保護。另外，IC芯片60例如通過接合線等與第一配線層110之間進行電連接，這一點省略圖示。
圖4所示的剖面結構相當于圖3中電路襯底裝置100的A-A剖面。封裝IC(電路裝置)1從上層開始，具有密封樹脂62、IC芯片60、小片附著片64、涂層(保護層)112、第一配線層110、電介質層115、第二配線層120、涂層118而構成。在第一配線層110上形成有第一電感器12，設于電介質層115上的第一通路70與第一電感器12的第一端部32電連接。第一通路70的另一端與橋接線路30的第一接點36電連接。
IC芯片60在越過第一配線層110的第一電感器12的配線圖案的外緣的位置具有外緣。另外，第一配線圖案及第二配線圖案的外緣相當于將第一配線圖案和第二配線圖案看成一體時的外周框。因此，在本實施例中，設定IC芯片60的外周比第一配線圖案及第二配線圖案的外周框寬。即，在第一電感器12的第一配線圖案的上層存在IC芯片60。由此，由于密封樹脂62的介電常數約為4，而具有比密封樹脂62的介電常數高的介電常數的IC芯片60將第一電感器12的配線圖案覆蓋，故來自第一電感器12的電磁場的泄漏可被IC芯片60吸收，且可被其密封。另外，IC芯片是以LSI芯片為代表的半導體元件，特別是在硅襯底、SiGe襯底或GaAs襯底上形成有元件的半導體元件、或在Al2O3襯底之上形成有無源電路元件的無源元件，由于IC芯片的大部分由襯底材料占據，故IC芯片的介電常數為與襯底材料大致相同的12～13程度。
在第一實施例的封裝IC1中，由于在IC芯片60抑制電磁場的泄漏，故不需要在第一電感器12的配線圖案和IC芯片60之外另外設置導體層等來抑制電磁場的泄漏。由于可進一步消減配線層數，故封裝IC1的制造工序變得容易，并且可實現封裝IC1的薄型化。另外，由于第一電感器12的配線圖案和IC芯片60構成層積結構，故與在平面上不同的區域配置第一電感器12的配線圖案和IC芯片60的情況相比，還可以將封裝IC1的面積小型化。另外，在IC芯片60的下側的面即背面是接地層的情況下，在該接地層也可以將來自第一電感器12的電磁場的泄漏屏蔽，在IC芯片60，電磁場的泄漏被更有效地抑制。另外，在配線圖案和電路元件之間僅為保護層和粘接層，來自配線圖案的電磁場的泄漏不會影響另一配線層，可通過電路元件有效地屏蔽來自配線圖案的電磁場的泄漏。
在第二配線層120形成有橋接線路30和導體圖案50。導體圖案50在越過第一配線層110的第一電感器12的配線圖案外緣的位置具有外緣。即，構成為在第一電感器12的第一配線圖案下層存在導體圖案50。由此，來自第一電感器12的電磁場的泄漏可在導體圖案50中被吸收。在第一實施例的電路襯底裝置100中，由于在導體圖案50抑制了電磁場的泄漏，故不需要在第二配線層120外另行設置接地層等，來抑制電磁場的泄漏。由于配線層只需兩級結構即可，故電路襯底裝置100的制造工序變得容易，并且可實現電路襯底裝置100的薄型化。在FM調諧器用的電路襯底裝置100中，由于第一電感器12及第二電感器14具有大的面積，故產生的電磁場也會向較大范圍擴展，容易受外部的影響。第二配線層120本來僅具有用于形成橋接線路30的作用，但在與第一電感器12及第二電感器14對應的位置形成導電圖案50，抑制電磁場的影響，這在制造成本方面是非常高的優點。
圖5表示第一實施例的封裝IC(電路裝置)的剖面結構。該剖面結構相當于圖3的B-B剖面。在該電介質層115設有將第一電感器12的第一端部32和橋接線路30的第一接點36電連接的第一通路70，還設有將第二電感器14的第二端部34和橋接線路30的第二接點38電連接的第二通路72。由此，橋接線路30將第一電感器12和第二電感器14連接。
通過將IC芯片60較大地形成，使其包含第一電感器12及第二電感器14的配線圖案，可將在第一電感器12及第二電感器14中產生的電磁場從保護層112向上方泄漏的量降低。由此，即使在將封裝IC1安裝在儀表板上，進而將該儀表板裝入電子設備時，也可以抑制來自在電子設備中鄰接配置的其它儀表板上形成的配線乃至電路的影響，因此，振蕩電路10可頻率穩定地振蕩。
通過將導體圖案50較大地形成，使其包含第一電感器12及第二電感器14的配線圖案，可將在第一電感器12及第二電感器14中產生的電磁場從涂層118向下方泄漏的量降低。由此，即使在將封裝IC1安裝在儀表板上時，也可以抑制來自儀表板的配線乃至電路的影響，因此，振蕩電路10可使頻率穩定的信號振蕩。
在第一實施例的電路襯底裝置100中，橋接線路30通過在周圍設置導體圖案50，而作為共面線路起作用。由此，可在導體圖案50中將橋接線路30中產生的電磁場吸收。另外，最好將共面線路的特性阻抗設定得比第一電感器12的特性阻抗低。另外，如上所述，第一電感器12及第二電感器14具有左右對稱的同一結構。通過降低共面線路的特性阻抗，可保證振蕩電路10的穩定動作。
共面線路的特性阻抗由下式求出。
Z0=LG]]>電容C與橋接線路30和導體圖案50之間的間隙相關，間隙增大，則電容C減小，間隙減小，則電容C增大。因此，為降低共面線路的特性阻抗，優選使橋接線路30和導體圖案50之間的間隙盡可能地小。
圖6表示電路襯底裝置的剖面結構的變形例。在圖6所示的電路襯底裝置100中，設定橋接線路30和導體圖案50的間隙比圖4所示的窄。由此，可降低共面線路的特性阻抗，因此，從橋接線路30泄漏的電磁場容易被導體電路50吸收。
在第二配線層120，橋接線路30和導體圖案50之間的間隙優選設定為第一配線層110的第一配線圖案的配線間的距離以下。通過將其設為配線間的距離以下，可將來自第一配線層110的第一電感器12的電磁場的泄漏量減小。這樣，通過使電磁場泄漏的出口狹窄，可降低電磁場的泄漏量。另外，來自橋接線路30的電磁場的泄漏量也被降低。這是由于，通過減小間隙，提高了作為共面線路的功能。
圖7A-B是表示改變橋接線路和導體圖案的間隙時的電磁場泄漏的模擬結果的圖。圖7A表示減小間隙時的電場分布，圖7B表示使間隙比圖7A的模擬條件寬時的電場分布。通過該模擬結果可知，將間隙減小，可消減電磁場的泄漏量。
圖8A-B表示圖2A-B所示的第一配線層和第二配線層的關系的另一例。第一配線層110及第二配線層120構成于電路襯底裝置100，在第一配線層110中，第一電感器12及第二電感器14被并排設置。第一端部32和第一接點36由通路連接，另外，第二端部34和第二接點38也由通路連接。在第二配線層120，橋接線路30將第一端部32及第二端部34連接。
在該變形例中，在電介質層115形成將橋接線路30的第三接點39和第一配線層110的接點33連接的第三通路。由此，可將與控制電壓輸入端子4連接的結點B設置在第一配線層110上。如上所述，由于第一電感器12及第二電感器14形成左右對稱的結構，故第三接點39在第一接點36及第二接點38的中點形成，另外，優選接點33也形成在第一端部32及第二端部34的中點。
通過將到達結點B線路配置在第一配線層110上，可減少安裝時在位于儀表板側的第二配線層120露出的線路。由此，可降低泄漏到電路襯底裝置100外部的電磁場，另外，可降低從電路襯底裝置100的外部受到的電磁場的影響。
圖9A-B表示圖2A-B所示的第一配線層和第二配線層的關系的再一例。在該變形例的電路襯底裝置100中，與圖2A-B的不同點有二。其一不同點是在第一配線層110中，第一電感器12及第二電感器14的外緣為橫向比縱向短的方形形狀。橫向是在第一配線層110中將第一端部32及第二端部34連接的方向。縱向是與橫向垂直的方向。通過將第一電感器12及第二電感器14的外緣設為橫向比縱向短的方形形狀，與正方形形狀的情況相比，可縮短第一通路70及第二通路72之間的距離。因此，在第二配線層120中，可將橋接線路30的長度縮短，可進一步抑制來自橋接線路30的電磁場的泄漏。另外，在第一配線層110中，由于形成使第一電感器12的第一端部32及第二電感器14的第二端部34的位置在縱向動作的空間，故可通過調整第一端部32及第二端部34的縱向的位置來調整第一電感器12及第二電感器14的電感值。另一不同點是，在第一配線層110中，第一電感器12的第一端部32及第二電感器14的第二端部34的位置處于第一電感器12及第二電感器14的中心位置下方。此時，與第一端部32及第二端部34的位置位于第一電感器12及第二電感器14的中心位置的情況相比，由于在第二配線層120中可將橋接線路30的到結點B的長度縮短，故可進一步抑制來自橋接線路30的電磁場的泄漏。
圖10A-B表示圖9A-B所示的第一配線層和第二配線層的關系的另一例。在該變形例中，與圖8A-B的情況相同，由于在第一配線層110上構成與控制電壓輸入端子4連接的結點B，故可將在安裝時位于儀表板側的第二配線層120露出的線路減短。由此，可降低泄漏到電路裝置100的外部的電磁場，另外，可降低從電路裝置100的外部受到的電磁場的影響。
圖11A-C表示圖8A-B所示的第一配線層和第二配線層的關系的再一例，并且，示意性表示與安裝電路襯底裝置的儀表板的關系。第一配線層110與圖8A-B的情況相同。與圖8A-B的不同點有二。其一是，第二配線層120具有分別與第一通路70、第二通路72及第三通路電連接的第一電極74、第二電極76及第三電極78，來取代橋接線路30。另一不同點是，橋接線路30形成在安裝電路襯底裝置100的儀表板80上。在儀表板80中，在橋接線路30的周圍設有導體圖案52。
圖12表示圖11A-C所示的第一配線層、第二配線層及儀表板的剖面結構。該剖面結構相當于圖3的B-B剖面。電路襯底裝置100從上層開始，具有涂層112、第一配線層110、電介質層115、第二配線層120。在第一配線層110上形成有第一電感器12及第二電感器14。在電介質層115上設有第一通路70、第二通路72及第三通路73。在第二配線層120上形成有第一電極74、第二電極76、第三電極78和導體圖案50。導體圖案50在越過第一配線層110的第一電感器12的第一配線圖案及第二電感器14的第二配線圖案的外緣的位置具有外緣。即，在第一電感器12的第一配線圖案及第二電感器14的第二配線圖案的下層存在導體圖案50。導體圖案50在電路襯底裝置100安裝在儀表板80上時，作為接地的接地層起作用。
第一通路70將第一電感器12的第一端部32和第一電極74電連接。第二通路72將第二電感器14的第二端部34和第二電極76電連接。第三通路73將第一配線層110的接點33和第三電極78電連接。橋接線路30形成在儀表板80上。第二配線層120和儀表板80之間由焊錫進行電連接。第一焊錫84將第一電極74和橋接線路30的第一接點36電連接。第二焊錫86將第二電極76和橋接線路30的第二接點38電連接。第三焊錫38將第三電極78和橋接線路30的第三接點39電連接。
根據圖11A-C及圖12所示的變形例，在安裝時位于儀表板側的第二配線層120上，可使第一電極74、第二電極76、第三電極78和導體圖案50之間的間隙面積比橋接線路30和導體圖案50間的間隙面積小，因此，可降低泄漏到電路襯底裝置100外部的電磁場。并可降低從電路襯底裝置100的外部受到的電磁場的影響。另外，在圖11A-C中雖然表示了形成于儀表板80上的橋接線路30將第一接點36、第二接點38及第三接點39直線連接的例子，但對使用者來說，設于儀表板80上的橋接線路30可自由形成。即，通過在各接點之間外添加部件，或將橋接線路30繞成曲線狀，可進行特性調整，增大電路設計的自由度。
(第二實施例)圖13表示第二實施例的封裝IC(電路裝置)1A的剖面結構。與第一實施例不同之處在于，螺旋圖案從螺旋形狀變為了彎曲形(ミアンダ)形狀、以及沒有在第二配線層露出的橋接線路。除此之外，與第一實施例相同。另外，第二配線層也可以被記述為第一導體層。
第二實施例的封裝IC(電路裝置)1A從上層開始，具有密封樹脂62、IC芯片60、小片附著片64、涂層(保護層)112、配線層110A、電介質層115、第一導體層120、涂層118。在第一配線層110A上形成有彎曲形形狀的第三電感器12A。
IC芯片60在越過第一配線層110A的第三電感器12A的配線圖案的外緣的位置具有外緣。即，在第三電感器12A的第三配線圖案的上層存在IC芯片60。由此，由于具有比密封樹脂62的介電常數約為4，而具有比密封樹脂62的介電常數高的介電常數的IC芯片60覆蓋第三電感器12A的配線圖案，故來自第三電感器12A的電磁場的泄漏可被IC芯片60吸收，且被其屏蔽。另外，與第一實施例相同，由于在第二實施例中也可以消減一層配線層數，故封裝IC1A的制造工序變得容易，同時，可實現封裝IC1A的薄型化。另外，由于第三電感器12A的配線圖案和IC芯片60為層積結構，故與在平面上不同的區域配置第三電感器12A的配線圖案和IC芯片60的情況相比，還可以將封裝IC的面積小型化。
在第二實施例中，導體圖案50在越過第三電感器12A的第三配線圖案的外緣的位置具有外緣，由于彎曲形狀的螺旋圖案由導體圖案50將安裝于儀表板一側的面整面覆蓋，故可將來自螺旋圖案的電磁場的泄漏屏蔽。由此，可將泄漏到封裝IC1A外部的電磁場降低，也可將反向從外部受到的電磁場的影響降低。
圖14A-B是表示在螺旋圖案上搭載IC芯片時的電磁場泄漏的模擬結果的圖。圖14A表示未搭載IC芯片60的情況的電解分布，圖14B表示搭載有IC芯片60的情況的電解分布。通過該模擬結果可知，搭載IC芯片60的屏蔽電磁場泄漏的效果大。
(第三實施例)圖15及圖16表示第三實施例的封裝IC(電路裝置)的剖面結構。圖15的剖面結構相當于圖3的A-A剖面，圖16的剖面結構相當于圖3的B-B剖面。與第一實施例不同的位置是，IC芯片60由IC芯片60B和位于IC芯片60B外緣內側的IC芯片60A兩個電路元件構成。除此之外，與第一第三實施例的封裝IC(電路裝置)1B從上層開始，具有密封樹脂62、IC芯片60A、小片附著片64A、IC芯片60B、小片附著片64B、涂層(保護層)112、第一配線層110、電介質層115、第一導電體層120、涂層118。另外，IC芯片60A如下固定，在IC芯片B上粘接非導電性的小片附著片(粘接層)64A，在小片附著片64A上固定IC芯片60A。另外，IC芯片60A和IC芯片60B例如由接合線等金屬配線(未圖示)在其與第一配線層110之間、或相互的IC芯片之間進行電連接。
設定IC芯片60A及IC芯片60B的外周都比第一配線層110的第一電感器12及第二電感器14的配線圖案的外周框寬大。即，在第一電感器12及第二電感器14的配線圖案的上層存在IC芯片60A及IC芯片60B。由此，即使來自第一電感器12及第二電感器14的配線圖案的電磁場通過IC芯片60B，由于IC芯片60還進一步覆蓋配線圖案，因此，與僅有IC芯片60B的情況相比，可更有效地降低從配線圖案產生的電磁場的泄漏。另外，由于配線圖案和兩個IC芯片60A、60B構成層積結構(重疊結構)，故與將第一電感器12及第二電感器14的配線圖案和兩個IC芯片60A、60B配置在從平面山看不同的區域的情況相比，可以將封裝IC(電路裝置)1B的面積進一步小型化。
另外，IC芯片60A及IC芯片60B與IC芯片60相同，是以LSI芯片為代表的半導體元件，特別是在硅襯底、SiGe襯底及GaAs襯底上形成了元件的半導體元件、或在Al2O3襯底上形成無源電路元件的無源元件，由于IC芯片的大部分由襯底材料占據，故IC芯片的介電常數為與襯底材料大致相同的12～13程度。
(第四實施例)圖17表示第四實施例的封裝IC(電路裝置)的剖面結構。該剖面結構相當于圖3的B-B剖面。封裝IC1從上層開始，具有密封樹脂62、IC芯片60、小片附著片64、涂層(保護層)112、第一配線層110、電介質層115、第一導體層120、涂層118、小片附著片164、IC芯片160、小片附著片166、電介質層215。在第四實施例中，電介質層115作為插入式支承件(インタポ-ザ)起作用。在圖17中，從密封樹脂62到涂層118的結構如后所述，除在第一導體層120上沒有橋接線路周圍的導體圖案50這一點以外，與圖5相同。下面，以不同點為中心進行說明。
在電介質層215上粘接小片附著片166。在小片附著片166上固定IC芯片160。在IC芯片160上進一步粘接小片附著片164。在小片附著片164上粘接上述的從IC芯片60到涂層118的結構。另外，雖然省略了圖示，但IC芯片60及IC芯片160例如通過接合線等在與第一配線層110之間或相互的IC芯片之間進行電連接。另外，電介質層215與電介質層115相同，可在單面或兩面具有配線層及導體層，但在圖17中將其省略。
IC芯片160在越過第一配線層110的第一電感器12及第二電感器14的配線圖案外緣的位置具有外緣。因此，在本第四實施例中，設定IC芯片160的外周比第一配線圖案及第二配線圖案的外周框寬大。即，在第一電感器12的第一配線圖案的下層存在IC芯片160。由此，第一電感器12及第二電感器14的配線圖案的下層由IC芯片160覆蓋。另外，如上所述，第一電感器12及第二電感器14的配線圖案的上層由IC芯片60覆蓋。
根據第四實施例的封裝IC1，利用IC芯片60抑制從第一電感器12及第二電感器14向上側泄漏電磁場，利用IC芯片160抑制從第一電感器12及第二電感器14向下側泄漏電磁場。因此，不必設置用于抑制從第一電感器12及第二電感器14向下側泄漏電磁場的導體圖案50，使封裝IC的制造工序變得容易。另外，由于第一電感器12及第二電感器14的配線圖案和IC芯片60及IC芯片160構成層積結構，故與將它們配置在平面上不同的區域的情況相比，可將封裝IC的面積小型化。另外，在IC芯片60及IC芯片160下側的面，即背面是接地層的情況下，在該接地層也可以屏蔽來自第一電感器12及第二電感器14的電磁場的泄漏，更有效地抑制在IC芯片60及IC芯片160中電磁場的泄漏。
(第五實施例)圖18表示第五實施例的封裝IC(電路裝置)的剖面結構。該剖面結構相當于圖3的B-B剖面。在圖18中，與圖17不同的主要是，螺旋圖案從螺旋形狀變為彎曲形狀，及兩個彎曲形狀的螺旋圖案的一個設置在配線層110上，另一個設置在第一導體層120上。下面，以不同點為中心進行說明。
在第一配線層110上形成有彎曲形狀的螺旋圖案的第三電感器12A。在第一導體層120上形成有彎曲形狀的螺旋圖案的第三電感器14A。如圖17所述，由于電磁場從螺旋圖案向下側的泄漏被IC芯片160抑制，故不必在第一導體層120上設置導體圖案50。因此，可在第一導體層120上形成第四電感器14A，與在配線層110上形成第三電感器12A及第四電感器14A兩者的情況相比，可進一步將封裝IC的面積小型化。
以上以實施例為主說明了本發明。該實施例是示例，可對它們的各構成要素及各處理工藝的組合進行各種變形，另外，從業者應當理解這些變形例也屬于本發明。
在實施例中，對FM調諧器用電路襯底裝置100進行了說明，但電路襯底裝置100也可以用作其它用途。例如，電路襯底裝置100也可以用作TV調頻器用，另外，也可以用作無線終端。在電路襯底裝置100上既可以搭載IC芯片，也可以搭載無源部件等。在實施例中，對具有兩個配線層的兩層結構進行了說明，但電路襯底裝置100也可以構成具有三個以上配線層的層積結構。另外，電路襯底裝置100既可以構成封裝IC的基礎，也可以構成模塊或副儀表板等。
在實施例中，說明了使用MOS晶體管作為振蕩電路10的高頻振蕩用晶體管的例子，但也可以使用雙極晶體管作為振蕩電路10的高頻振蕩用晶體管。另外，橋接線路30不限于將各圖所示的第一接點36及第二接點38、或第一接點36、第二接點38及第三接點39連接的直線狀的最短配線。橋接線路30也可以為折線狀或曲線狀的配線。這種情況下，電路設計的自由度增大。
另外，第一接點36及第二接點38、或第一接點36、第二接點38及第三接點39的縱向的位置不限于如各圖所示一致的情況。它們縱向的位置也可以偏移(可以錯位)。此時，電路設計的自由度提高。如圖9A-B及圖10A-B所示，這特別是在將第一電感器12及第二電感器14設為長方形形狀的情況下顯著。另外，在圖11A-C及圖12所示的變形例中，與圖8A-B相同，表示了在第一配線層110上構成與控制電壓輸入端子4連接的結點B的例子，但結點B也可以形成在儀表板80上。此時，在第二配線層120上，不需要設置第三電極78，可進一步降低泄漏到電路襯底裝置100外部的電磁場。
另外，形成螺旋狀的第一配線圖案及第二配線圖案不限于如各圖所示的方形形狀。形成螺旋狀的第一配線圖案及第二配線圖案也可以為圓形狀、橢圓形狀或任意的多邊形形狀。另外，對在電路襯底裝置100上形成第一電感器12及第二電感器14兩個螺旋圖案的情況進行了說明，但也可以在第一配線層110上形成其它規定的配線圖案。在該情況下，也可以在電介質層115上形成與規定的配線圖案電連接的通路，在第二配線層120上形成與通路連接的橋接線路30、和在越過第一配線層110的配線圖案外緣的位置具有外緣的導體圖案50。由此，可將從配線圖案泄漏到第二配線層120下方的電場量降低。另外，由于橋接線路30作為共面線路起作用，從而也可降低來自橋接線路30的電磁場的泄漏量。
在實施例中，說明了由接合線等將IC芯片60與第一配線層110電連接的情況，但將IC芯片60和第一配線層110電連接的方法不限于此。例如，也可以將IC芯片60利用倒裝片法安裝在第一配線層110上。此時，可謀求封裝IC1的輕量化。另外，封裝IC1的設計自由度增大。
在實施例3中，說明了IC芯片兩個都在越過第一配線層110的配線圖案的外緣的位置具有外緣的情況，但也可以是一個IC芯片在越過第一配線層110的配線圖案的外緣的位置具有外緣，降低產生的電場向上方泄漏的量，而另一個IC芯片與覆蓋第一配線層110的配線圖案的部分對應，由于產生的電磁場向上方泄漏的量降低，因此，在重疊具有兩個IC芯片的電路裝置整體1B中，可進一步降低產生的電磁場向上方泄漏的量。另外，在實施例4中，說明了IC芯片160在越過第一電感器12及第二電感器14的配線圖案外緣的位置具有外緣的情況，但在IC芯片160在越過第一電感器12及第二電感器14的配線圖案外緣的位置沒有外緣的情況下，也可以降低電磁場向下方泄漏的量。
另外，在實施例3中，對兩個IC芯片重疊的情況進行了說明，但即使IC芯片為三個以上，只要其中至少一個IC芯片在越過第一配線層110的配線圖案的外緣的位置具有外緣即可。
在各實施例中，對同時屏蔽或抑制電磁場向具有螺旋圖案的電路裝置的兩側(上側、下側)泄漏的情況進行了說明，但如若在具有螺旋圖案的電路裝置上側配置IC芯片60，則至少可抑制電磁場向上側的泄漏。另外，在各實施例中，對覆蓋螺旋圖案的整個面來配置IC芯片60的情況進行了說明，但即使在覆蓋螺旋圖案的一部分來配置IC芯片60的情況下，在至少由IC芯片60覆蓋的部分，當然也可以抑制來自螺旋圖案的電磁場的泄漏。
權利要求
1.一種電路襯底裝置，其特征在于，包括第一配線層，其具有形成螺旋狀的第一配線圖案、和形成螺旋狀的第二配線圖案；電介質層，其具有與所述第一配線圖案及所述第二配線圖案分別電連接的第一通路及第二通路；第二配線層，其具有將所述第一通路及所述第二通路電連接的橋接線路、和設于所述橋接線路周圍并在越過所述第一配線層的所述第一配線圖案及所述第二配線外緣的位置具有外緣的導體圖案。
2.如權利要求1所述的電路襯底裝置，其特征在于，在所述第二配線層上，所述橋接線路通過在周圍設置所述導體圖案來作為共面線路起作用。
3.如權利要求2所述的電路襯底裝置，其特征在于，所述共面線路的特性阻抗設定為比所述第一配線圖案或所述第二配線圖案的特性阻抗低。
4.如權利要求1所述的電路襯底裝置，其特征在于，在所述第二配線層上，所述橋接線路和所述導體圖案間的間隙被設定為所述第一配線圖案或所述第二配線圖案中配線間的距離以下。
5.如權利要求1所述的電路襯底裝置，其特征在于，所述第二配線層具有與所述第一通路及所述第二通路分別電連接的第一電極及第二電極，來取代所述橋接線路。
6.一種電路襯底裝置，其特征在于，包括第一配線層，其具有規定的配線圖案；電介質層，其具有與所述規定的配線圖案電連接的通路；第二配線層，其具有與所述通路連接的橋接線路、和設于所述橋接線路周圍并在越過所述第一配線層的所述規定配線圖案外緣的位置具有外緣的導體圖案。
7.如權利要求6所述的電路襯底裝置，其特征在于，在所述第二配線層上，所述橋接線路通過在周圍設置所述導體圖案來作為共面線路起作用。
8.如權利要求7所述的電路襯底裝置，其特征在于，所述共面線路的特性阻抗設定為比所述規定配線圖案的特性阻抗低。
9.一種電路裝置，其特征在于，包括電介質層；配線層，其設于所述電介質層的一個面上，具有形成螺旋狀的配線圖案；電路元件，其設于與所述配線圖案重疊的位置，在所述配線層的越過所述配線圖案的外緣的位置具有外緣。
10.如權利要求9所述的電路裝置，其特征在于，還包括覆蓋所述配線層的保護層，所述電路元件介由非導電性粘接層設置于所述保護層。
11.如權利要求9所述的電路裝置，其特征在于，在所述電介質層的另一個面上，還包括在隔著所述電介質層與所述配線圖案對向的位置設置的另一電路元件。
12.如權利要求9所述的電路裝置，其特征在于，還包括另一配線層，其設于所述電介質層的另一個面上，具有形成螺旋狀的配線圖案；另一電路元件，其設于重疊所述另一配線層的所述配線圖案的位置，在越過所述另一配線層的所述配線圖案外緣的位置具有外緣。
13.如權利要求9所述的電路裝置，其特征在于，還包括導體層，該導體層設于所述電介質層的另一面上，在越過所述配線層的配線圖案外緣的位置具有外緣。
14.如權利要求13所述的電路裝置，其特征在于，所述形成螺旋狀的配線圖案是彎曲形形成的配線圖案。
15.如權利要求9所述的電路裝置，其特征在于，還包括密封所述電路元件的密封樹脂。
16.如權利要求9所述的電路裝置，其特征在于，所述電路元件是將第一電路元件和第二電路元件重疊而構成的，其中，上述第一電路元件設于重疊所述配線圖案的位置，在所述配線層的越過配線圖案的外緣的位置具有外緣，上述第二電路元件在任意的位置具有外緣。
17.如權利要求16所述的電路裝置，其特征在于，所述第二電路元件設于重疊所述第一電路元件的位置，在越過配線層的配線圖案外緣的位置具有外緣。
18.如權利要求9所述的電路裝置，其特征在于，所述配線圖案是形成螺旋狀的第一配線圖案、和形成螺旋狀的第二配線圖案，所述電介質層具有與所述第一配線圖案及所述第二配線圖案分別電連接的第一通路及第二通路，還包括另一個配線層，該配線層具有將所述第一通路及所述第二通路電連接的橋接線路、和設于所述橋接線路周圍并在所述配線層的越過所述第一配線圖案及所述第二配線圖案的外緣的位置具有外緣的導體圖案。
19.如權利要求18所述的電路裝置，其特征在于，在所述另一個配線層中，所述橋接線路通過在周圍設置所述導體層而作為共面線路起作用。
20.如權利要求19所述的電路裝置，其特征在于，所述其面線路的特性阻抗設定為比所述第一配線圖案或所述第二配線圖案的特性阻抗低。
全文摘要
一種抑制電磁場的產生，并滿足小型化要求的電路襯底裝置。在本發明的電路襯底裝置(100)中，第一配線層(110)具有第一電感器(12)和第二電感器(14)。電介質層(115)具有與第一電感器(12)及第二電感器(14)分別電連接的第一通路(70)及第二通路(72)。第二配線層(120)具有橋接線路(30)，其將第一通路(70)及第二通路(72)電連接；導體圖案(50)，其設于橋接線路(30)的周圍，在第一配線層(110)的越過第一配線圖案及第二配線圖案的外緣的位置具有外緣。橋接線路(30)作為共面線路起作用，抑制電磁場的產生。
文檔編號H03B5/12GK1825579SQ20061000455
公開日2006年8月30日 申請日期2006年1月27日 優先權日2005年1月31日
發明者今岡俊一, 澤井徹郎, 齋田敦, 山口健, 坪野谷誠, 黑川和成 申請人:三洋電機株式會社