專利名稱：Pll電路及其設計方法
技術領域：
本發明涉及產生與基準時鐘信號和比較時鐘信號的相位差相對應 的輸出時鐘信號的PLL電路及其設計方法。
背景技術：
在現有的PLL電路中裝備相位比較器，高電壓電平矩形波信號的時 間寬度和低電壓電平矩形波的時間寬度的時間差與相位差成比例，在執 行相位比較后的輸出信號無相位差的情況下，高電壓電平與低電壓電平 的矩形波信號時間寬度相等。省略以前所需的環路濾波器，在以前的PLL
號波形保持矩形的方式:工作的波形整形電路(例如，參照專利文獻1 )。 專利文獻l:特開2004 - 40227號公報
由于現有的PLL電路如以上方式構成，所以，關于基準時鐘信號與 比較時鐘信號的相位差，在該相位比較周期中的相位差消失，但是，關 于基準時鐘信號與比較時鐘信號的頻率差，存在在相位比較周期內的比 較時鐘信號的頻率、即電壓控制振蕩器的輸出時鐘信號的頻率變動的課
此外，在現有的PLL電路的設計方法中，由于輸出時鐘信號的頻率 變動，因而存在將頻率的引進過程算式化比較困難等的課題。
發明內容
本發明是為解決如上所述的課題而提出的，其目的在于得到穩定狀 態的輸出頻率變動較小的PLL電路。
此外，本發明的目的在于得到能夠設計電路的響應分析容易并且高 性能的PLL電路的PLL電路的設計方法。
本發明的PLL電路具有相位比較器，在基準時鐘信號的每個周期 內執行基準時鐘信號與比較時鐘信號的相位比較，輸出矩形波信號，該 矩形波信號將基準電平作為中間值并具有與相位的超前或延遲相對應 的高電壓電平或低電壓電平、且具有與相位差相對應的脈沖寬度；平均
器，在基準時鐘信號的每個周期內將從相位比較器輸出的矩形波信號平
均化，輸出其平均值；電壓控制振蕩器，在電壓-頻率特性具有線性特
性的范圍內使用，生成與從平均器輸出的電壓值對應的頻率的輸出時鐘信號。
由此，在該PLL電路的相位同步確立后，由平均器產生的平均值成 為穩定的基準電平。因此，具有由電壓控制振蕩器所產生的輸出時鐘信 號能夠根據該基準電平使輸出頻率變動變小的效果。
圖1是表示本發明的實施方式1的PLL電路的結構圖。 ,圖2是說明本發明的實施方式1的VCO的輸入電壓-輸出頻率特 性的特性圖。
圖3是表示本發明的實施方式1的相位比較器、平均器以及電壓鎖 存電路的基本動作的時序圖。
圖4是表示本發明的實施方式1的相位比較器、平均器以及電壓鎖 存電路的基本動作的波形圖。
圖5是表示本發明的實施方式2的相位比較器、平均器以及電壓鎖 存電路的基本動作的波形圖。
圖6是表示本發明的實施方式3的PLL電路的結構圖。
圖7是表示本發明的實施方式4的PLL電路的結構圖。
具體實施例方式
以下，為了更詳細地說明本發明，根據附圖對用于實施本發明的優 選方式進^f亍，說明。
實施方式1
圖1是表示本發明的實施方式1的PLL電路的結構圖，在圖中，對 于相位比較器2來說，在該基準時鐘信號fr的每個周期內，執行從基準 時鐘信號輸入端子1所輸入的基準時鐘信號fr與所反饋的比較時鐘信號 fp的相位比較，輸出如下的矩形波信號具有將基準電平Vn作為中間 值并且與相位的超前或延遲相對應的高電壓電平VH與低電壓電平VL 的兩個值，這些高電壓電平VH與低電壓電平VL的脈沖寬度與相位差成比例，在無相位差的情況下，這些高電壓電平VH與低電壓電平VL 的脈沖寬度相等。
平均器3在每個基準時鐘信號fr的周期內將從相位比較器2輸出的
矩形波信號平均化，輸出該平均值。
電壓鎖存電路4與基準時鐘信號fr同步地讀出從平均器3輸出的電
壓值，并且進行輸出，在輸入下一個基準時鐘信號fr之前，對該電壓值 進行輸出保持。
對于VCO (電壓控制振蕩器)5來說，在電壓-頻率特性具有線性 特性的范圍內使用，將從電壓鎖存電路4輸出的電壓值的中間值(Vn)設 定為可進行頻率控制的電壓范圍的中間值(Vn),生成與從電壓鎖存電 路4輸出的電壓值對應的頻率的輸出時鐘信號，并從輸出時鐘信號輸出 端子6輸出。
時鐘分頻器7將對VC05所產生的輸出時鐘信號進行N分頻(N為 自然數)后的信號作為比較時鐘信號fp,并向相位比較器2反饋。
圖2是表示本發明實施方式1的VCO的輸入電壓-輸出頻率特性 的特性圖，VC05的輸入電壓-輸出頻率特性如圖2所示，在線性特性 的范圍內使用。在圖2中，若從輸出頻率的fO的變化部分g成為輸入電 壓v的函數g(v)，則根據圖2的特性圖，可以明確
|VH - Vni叫VL - Vn|=E (常數)
g(VH - Vn" - g(VL - Vn)=df, g(0)-0 (1)。
即
dfKK常數) (2)。
因而，VC05的電壓對頻率靈敏度K是 K二G/E(常數) (3)，
若使用該K表示針對VC05的輸入為Vn + x時的輸出頻率y,則為 y=fO+g(x)=fO+Kx (4)。
而且，在穩定狀態下的頻率的關系是fO-Nxfr,并且f^fp。此時，N
是包含自然數的正的假分數。
圖3是表示本發明的實施方式1的相位比較器、平均器及電壓鎖存 電路的基本動作的時序圖，圖4是表示本發明的實施方式1的相位比較 器、平均器及電壓鎖存電路的基本動作的波形圖。
4矣下來對動作進4亍^t明。
在圖1中，首先將由基準時鐘信號輸入端子1輸入的基準時鐘信號
fr輸入到相位比較器2。此外，利用時鐘分頻器7將來自VC05的輸出 時鐘信號分頻為1/N,并將其作為比較時鐘信號fp輸出到相位比較器2。
其次，在相位比較器2中，執行所輸入的基準時鐘信號fr與比較時 鐘信號fp的相位比較，輸出使高電壓電平VH與低電壓電平VL的脈沖 寬度與該相位差一致的矩形波信號，作為相位差檢出信號。
此處，將相位比較器2的輸出假定為如下方式。
高電壓電平VH是比基準電平Vn高的電位，低電壓電平VL是比基 準電平Vn低的電位。此外，高電壓電平VH及低電壓電平VL是分別與 基準電平Vn的差的絕對值相等且符號不同的電位。
即
VH - Vn = E(常數) (5 )
VL - Vn = - E(常數) (6 )
其中，E〉0。
此處，在輸入到平均器3的相位比較器2的輸出中，能夠將在基準 時鐘信號fr的一個周期期間應該附加或削減的相位差作為矩形波信號 的高電壓電平VH的脈沖寬度或低電壓電平VL的脈沖寬度來讀取，在 平均器3中，將該相位差在基準時鐘信號fr的一個周期中進行時間平均 并進行輸出。
在電壓鎖定電路4中，在L0AD信號輸入定時對平均器3的輸出值 進行鎖存保持，將其作為針對VC05的控制電壓輸入。
在圖3中示出這些相位比較器2、平均器3及電壓鎖存電路4的基 本動作例子。在圖3中，在平均器3中進行時間平均的基準時鐘信號fr
的一個周期是從基準時鐘信號fr的下降沿至下一次的下降沿的時間。此 外，對于表示電壓鎖存電路4中的鎖存的定時的LOAD信號輸入，也是 基準時鐘信號fr的下降沿，對于電壓鎖存電路4來說，在下一個下降沿 輸入LOAD信號之前，將在先前的LOAD信號輸入時刻的輸入電壓值作
為輸出進行保持。
根據來自該電壓鎖存電路4的控制電壓，將來自VC05的輸出時鐘 信號之一作為來自PLL電路的輸出，從時鐘信號輸出端子6向外部輸 出，另一個進行分支并向時鐘分頻器7輸出，作為被N分頻后的比較時 鐘信號fp,再次向相位比較器2反饋。
對于本實施方式1的PLL電路來說，在相位同步確立后，對于相位 比較器2的輸出來說，高電壓電平VH的脈沖寬度和低電壓電平VL的 脈沖寬度一致，在利用平均器3獲得的基準時鐘信號fr周期中的時間平 均成為基準電平Vn，對其進行接收后的電壓鎖存電路4的輸出也成為 穩定的VC05的基準電平Vn。因而，可以預測來自VC05的輸出即PLL 電路的輸出時鐘信號的頻率成為變動較少的時鐘輸出。
在本實施方式l中，不是利用傳遞函數記述作為PLL的動作，而是 作為基準時鐘信號fr的一個周期的相位調整量的數列進行處理。例如， 在利用相位比較器2中，檢測出比較時鐘信號fp比基準時鐘信號fr相 位超前e的情況下，此外，在利用相位比較器2檢測出比較時鐘信號fp 比基準時鐘信號fr相位延遲6的情況下，該檢測信號波形如圖4。此處， 將Vn的位置作為基準線，觀察該矩形波信號的高電壓電平VH和低電 壓電平VL時，根據圖2的輸入電壓-輸出頻率特性，如圖4所示，高 電壓電平VH成為使相位超前的要素，低電壓電平VL成為使相位延遲 的要素。
并且，在檢測出比較時鐘信號fp相對于基準時鐘信號fr延遲e相 位的情況下，相位比較器2的輸出在基準時鐘信號fr的一個周期內，變 為圖4的TO區間所示的使相位超前的要素比使相位延遲的要素大的狀 態，利用平均器3將其在基準時鐘信號fr的一個周期內變換為時間平均 值，然后，利用電壓鎖存電路4將該時間平均值作為在圖4的Tl區間 的期間針對VC05的控制電壓輸入而進行保持。這樣，能夠使比庫交時鐘 信號fp的相位前進與基準時鐘信號fr和比較時鐘信號fp的相位差6成 比例的量。
此外，在檢測出比較時鐘信號fp相對于基準時鐘信號fr超前6相 位的情況下，相位比較器2的輸出在基準時鐘信號fr的一個周期內，成 為圖4的T2區間所示的使相位超前的要素比使相位延遲的要素小的狀 態，利用平均器3將其在基準時鐘信號fr的一個周期內變換為時間平均 值，接下來利用電壓鎖存電路4將該時間平均值作為在圖4的T3區間 的期間針對VC05的控制電壓輸入而進行保持。這樣，能夠使比較時鐘 信號fp的相位延遲與基準時鐘信號fr和比較時鐘信號fp的相位差6成 比例的量。
作成定量地將這些電路動作進行記述的算式模型。
若將，0時刻的基準時鐘信號fr和比較時鐘信號fp的相位差定義為 6,則tX)時刻的相位差少(t)由下式(7)給出。 (公式1 )
此處，將基準時鐘信號ft的周期定義為T (即，由于基準時鐘信號 fr的頻率是fO,因而T=l/fO)。
將1= (n-1) T時刻的基準時鐘信號fr和比較時鐘信號fp的相位差 (從基準時鐘信號fr的相位減去比較時鐘信號fp的相位的值)定義為 6n小將t=nT時刻的基準時鐘信號fr和比較時鐘信號fp的相位差定義 為6n，在nT〈K(n+l)T的期間，若被輸入到VC05的控制電壓v(t)使用 階躍函數U (t)
則在比較時鐘信號fp比基準時鐘信號fr相位延遲(6r^X))的情 況下，成為下式(9)。 (公式3 )
<formula>formula see original document page 8</formula>…(9)
這與
(公式4 )
<formula>formula see original document page 8</formula> (其中，nT<t<(n+l)T) ' ' ' (IO)是相同值。
若將所述v(t)代入g(v)，將g變換為時間t的函數， (公式5 )
<formula>formula see original document page 8</formula> (其中，nT<t<(n+l)T) ' . . (11)
則同樣地，在比較時鐘信號fp比基準時鐘信號fr相位超前(e i<0)的情況下，若求出g和時間t的函數，則與上式(11 )完全相同。
因此，若nT<t<(n+l)T的頻率變化量g(t)使用階躍函數表現(6 n-i>0)和(e^o)的兩種情況，則成為下式(12)。 (公式6 )
<formula>formula see original document page 9</formula>
使用此式可以計算t氣n+l)T時的相位差6n+i， <formula>formula see original document page 9</formula><formula>formula see original document page 9</formula>由jt匕，成為
(公式8 )
<formula>formula see original document page 9</formula>
這樣的遞推關系式，這成為表示每個周期T的相位差變化的算式模型。
此外，使用利用上式求得的6n-!，利用上述g(t)也可以求得每個周 期T的頻率變化。
但是，該數列的收斂條件是本實施方式1的PLL電路的鎖定 (lockup)條件，必須是 (公式9 )
相反地，若滿足所述條件，則意味著不管初始(t=0時刻)相位差
e是何值都必須鎖定。
即，若使用本實施方式1的算式模型，則針對實施方式1的PLL電 路的階躍相位輸入的響應動作可以將相位差和頻率的變化全都掌握，并 且，也可以進^f亍鎖定時間的"i殳計。
這樣，根據實施方式1的PLL電路，相位同步確立后，作為VC05 的輸入，由于僅是穩定的基準電平Vn,因而作為PLL電路的輸出時鐘 信號的頻率成為變動較少的狀態。
此外，若相位收斂條件
|6n|<S (s為相位同步確立后的允許相位差的最大值)(16) 被確定，則根據滿足此式的n可以立刻算出收斂速度為n x T這樣的現 有PLL電路的優點被沿用。
如上所述，沖艮據本實施方式1，在該PLL電路的相位同步確立后， 利用平均器3得到的平均值成為穩定的基準電平。因此，由VC05生成 的輸出時鐘信號根據該基準電平V n使輸出頻率變動變小。
此外，設置電壓鎖存電路4，由此，能夠使該PLL電路的相位同步 確立后的輸入到VC05的基準電平Vn進一步固定，進一步減小輸出頻 率變動。
此外，由于將基準時鐘信號fr作為唯一的時鐘信號，因而不處理兩 種基準時鐘信號而容易將電路結構簡化。
并且，為了PLL電路的應答，使用由數列表現的算式模型，由此， 針對PLL電路的階躍相位輸入的應答動作可以同時對相位差及頻率的 變化進行掌握，并且，也可以進行鎖定時間的設計。
實施方式2
圖5是表示本發明的實施方式2的相位比較器、平均器及電壓鎖存 電路的基本動作的波形圖。
在圖中，對于相位比較器2來說，按照該基準時鐘信號fr的每個周 期執行從基準時鐘信號輸入端子1所輸入的基準時鐘信號fr與所反饋的 比較時鐘信號fp的相位比較，輸出如下的矩形波信號將基準電平Vn 作為中間值并且具有與相位超前或延遲相對應的高電壓電平VH與低電 壓電平VL的兩個值，這些高電壓電平VH和低電壓電平VL的脈沖寬 度與相位差成比例，在無相位差的情況下，這些高電壓電平VH及低電 壓電平VL的脈沖寬度消失。
即，在所述實施方式1的相位比較器2中，如圖4所示，在比較時 鐘信號fp比基準時鐘信號fr相位延遲6的情況下，對于高電壓電平VH (使相位超前的要素)來說，作成其相位拓寬e后的脈沖寬度，并且，
對于低電壓電平vl (使相位延遲的要素)來說，作成其相位變窄e后
的脈沖寬度，在比較時鐘信號fp比基準時鐘信號fr相位超前e的情況 下，對于高電壓電平VH (使相位超前的要素)來說，作成其相位變窄
e后的脈沖寬度，并且，對于低電壓電平vl (使相位延遲的要素)來
說，作成其相位拓寬e后的脈沖寬度。
在本實施方式2的相位比較器2中，如圖5所示，在比較時鐘信號 fp比基準時鐘信號fr相位延遲6的情況下，使高電壓電平VH (使相位
超前的要素)的脈沖寬度等于相當于該相位e的量，在比較時鐘信號fp
比基準時鐘信號fr超前相位e的情況下，使低電壓電平VL (使相位延
遲的要素)的脈沖寬度等于相當于該相位e的量。
在本實施方式2中，平均器3在基準時鐘信號fr的每個周期內將從 相位比較器2輸出的矩形波信號平均化，并輸出該平均值，電壓鎖存電 路4與基準時鐘信號fr同步地讀出從平均器3輸出的電壓值并且進行輸 出，在輸入下一個基準時鐘信號fr之前，對該電壓值進行輸出保持。
如上所述，才艮據本實施方式2，在該PLL電路的相位同步確立后， 利用平均器3得到的平均值成為穩定的基準電平。因而，利用VC05生 成的輸出時鐘信號能夠根據該基準電平Vn將輸出頻率變動變小。.
此外，設置電壓鎖存電路4，由此，使輸入到該PLL電路的相位同 步確立后的VC05的基準電平Vn進一步固定，能夠使輸出頻率變動變 得更小。
而且，若收斂條件與"實施方式r同樣地進行計算，則為 (公式10)
實施方式3
圖6是表示本發明的實施方式3的PLL電路的結構圖，在圖中，振 蕩器8與輸入到相位比較器2的基準時鐘信號fr不同的基準時鐘信號fa 起振。其他的結構與圖l相同。
在所述實施方式1的平均器3中，在基準時鐘信號fr的每個周期內 將從相位比較器2輸出的矩形波信號平均化，輸出其平均值，電壓鎖存 電路4與基準時鐘信號fr同步地讀出從平均器3輸出的電壓值并進行輸 出，在輸入下一個基準時鐘信號fr之前，對該電壓值進行輸出保持。
在本實施方式3的平均器3中，在與基準時鐘信號fr不同的基準時 鐘信號fa的每個周期內將從相位比較器2輸出的矩形波信號平均化，輸 出其平均值，電壓鎖存電路4與同基準時鐘信號fr不同的基準時鐘信號 fa同步地讀出從平均器3輸出的電壓值并進行輸出，在輸入下一個基準 時鐘信號fa之前，對該電壓值進行輸出保持。
如上所述，根據本實施方式3，與同輸入到相位比較器2的基準時 鐘信號fr不同的基準時鐘信號fa同步地對平均器3及電壓鎖存電路4 進行處理，所以，輸入到相位比較器2的基準時鐘信號fr與輸入到平均 器3及電壓鎖存電路4的基準時鐘信號fa不相互依存而能夠彼此獨立地 進行處理，能夠增加電路設計的自由度。
實施方式4
圖7是表示本發明的實施方式4的PLL電路的結構圖，在圖中，切 換電路9將輸入到平均器3及電壓鎖存電路4的基準時鐘信號自由地切 換成與輸入到相位比較器2的基準時鐘信號fr相同、或者切換成不同的 基準時鐘信號fa。其他的結構與圖l相同。
在所述實施方式3的平均器3及電壓鎖存電路4中，必需與利用振 蕩器8而產生的基準時鐘信號fa同步地進行處理，沒有基準時鐘信號的 選擇的余地，但是，在本實施方式4的平均器3及電壓鎖存電路4中， 利用切換電路9,能夠選擇成為輸入到相位比較器2的基準時鐘信號fr 或者成為由振蕩器8產生的基準時鐘信號fa,能夠使基準時鐘信號具有 選擇的余地。
如上所述，根據本實施方式4，由于設置有將輸入到平均器3及電 壓鎖存電路4的基準時鐘信號自由切換為與輸入到相位比較器2的基準 時鐘信號fr相同或者切換為不同的基準時鐘信號fa的切換電路9,所 以，能夠根據電路結構適當選擇如何設定基準時鐘信號。
產業上的可利用性
如上所述，本發明的PLL電路是可以適用于例如便攜電話的基站等。
權利要求
1.一種PLL電路，其特征在于，具有相位比較器，在基準時鐘信號的每個周期內執行該基準時鐘信號與比較時鐘信號的相位比較，輸出矩形波信號，該矩形波信號將基準電平作為中間值并具有與相位的超前或延遲相對應的高電壓電平或低電壓電平、且具有與相位差相對應的脈沖寬度；平均器，在基準時鐘信號的每個周期內將從所述相位比較器輸出的矩形波信號平均化，輸出其平均值；電壓控制振蕩器，在電壓-頻率特性具有線性特性的范圍內使用，生成與從所述平均器輸出的電壓值對應的頻率的輸出時鐘信號，將對所述電壓控制振蕩器生成的輸出時鐘信號進行N分頻后的信號作為比較時鐘信號，反饋到所述相位比較器，其中N為自然數。
2. 如權利要求1的PLL電路，其特征在于，具有電壓鎖存電路，與基準時鐘信號同步地讀出從平均器輸出的電 壓值并向電壓控制振蕩器輸出，在輸入下一個基準時鐘信號之前，對該 電壓值進行輸出保持。
3. 如權利要求2的PLL電路，其特征在于，平均器及電壓鎖存電路與和輸入到相位比較器的基準時鐘信號不 同的基準時鐘信號同步地進行處理。
4. 如權利要求2的PLL電路，其特征在于，具有切換電路，將輸入到平均器及電壓鎖存電路的基準時鐘信號自 由地切換為與輸入到相位比較器的基準時鐘信號相同或者切換為不同 的基準時鐘信號。
5. —種PLL電路的設計方法，其特征在于，在權利要求1的PLL電路的響應中，使用由數列所表現的算式模型。
全文摘要
具有在每個基準信號的周期內將從相位比較器輸出的矩形波信號進行平均化、并輸出該平均值的平均器，由此，在該PLL電路的相位同步確立后，由平均器而產生的平均值為穩定的基準電平，因此，由電壓控制振蕩器生成的輸出時鐘信號可根據該基準電平將輸出頻率變動變小。
文檔編號H03L7/08GK101176259SQ20058004976
公開日2008年5月7日 申請日期2005年5月12日 優先權日2005年5月12日
發明者藤原玄一 申請人:三菱電機株式會社