專利名稱：具有縮放參考電壓的開關電容器電路的制作方法
技術領域：
本發明屬于電子電路領域，且更具體地說，針對于例如可用于數據轉換器電路的開 關電容器電路。
技術背景盡管近些年來存在朝著電子電路和系統數字化的持續趨勢，但現代電子系統仍然必 須時常在模擬領域中處理和產生電子信號。舉例來說，在許多現代通信技術中發射和接 收模擬信號，且在儀器應用和控制系統中使用模擬信號。因此，需要數據轉換器電路以 在數字與模擬領域之間提供接口，特別是在應用數字信號處理的那些系統中。按照此項技術中的基本原理，模擬到數字轉換器(ADC)將模擬度量或信號轉換成數字數據，對 數字數據施加數字信號處理。相反，數字到模擬轉換器(DAC)將數字數據轉換成模擬 信號，以便進行發射或激活物理裝置。現代數據轉換器電路方面的進步已經帶來極度精確且高速的數據轉換功能。舉例來 說，現在可從Texas Instruments Incorporated購買到具有16到22位分辯率并且具有每秒 數千個樣本的采樣速率的ADC。這種級別的性能不僅要求非常迅速的開關速度，而且要 求極高的精確度。因此，在現代數據轉換器電路的設計中涉及到困難的折衷。一種眾所周知的模擬到數字轉換器是所謂的管線ADC，如現在將相對于圖l進行描 述。在此實例中，管線ADC具有三個級100到102，其中每個級均將產生對應于模擬輸 入信號的振幅的一個或一個以上數字位。首先，或者最為重要的是，管線級IOq在端子 ANALOG—IN處接收輸入模擬信號，在輸出DO上產生一個或一個以上數字位，并且還產 生將提供給下一管線級l(h的模擬殘余。管線級l(h類似地根據來自級l(h的這個殘余在 輸出Dl上產生一個或一個以上數字位，并產生將轉發給下一管線級102的模擬殘余。級 102在輸出D2上產生對應于來自級l(h的殘余的一個或一個以上數字位，并向下一級(未 圖示)(如果存在的話)轉發殘余。數字輸出D0到D2連接到數字校正功能11，其將來 自ADC 3的數字位組合成線DIGITAL_OUT上的最終數字輸出。管線級lOo到102的構造彼此相似。在此常規構造中，例如參看級10Q，將所述級的 輸入連接到采樣與保持電路2的輸入，所述采樣與保持電路2經計時以接收和存儲對應 于該輸入處的電壓的模擬電壓。將采樣與保持2的輸出施加于模擬到數字轉換器(ADC)3的輸入，并且還施加于模擬加法器4的輸入。ADC3在輸出線DO上產生由一個或一個 以上位組成的數字輸出；也將這個數字輸出施加于數字到模擬轉換器(DAC) 5的輸入。 在許多普遍情況下，管線ADC的每個級10產生"1.5"位，指的是每個ADC3產生兩位 輸出，但有些位由數字校正功能11以數字形式組合以實現數字誤差校正，如此項技術中 已知的。DAC 5也接收這個數字值，并產生對應于這個數字值與一個或一個以上參考電 壓(此實例中由帶隙參考電路6產生)的比較的模擬信號。通過加法器4從模擬輸入信 號減去這個模擬信號以產生殘余信號，所述殘余信號將被轉發給下一級10i并由其數字 化。這個殘余等于輸入模擬信號本身與對應于接近輸入模擬信號的振幅的數字"整數" 的模擬信號之間的差；因此，下一級l(h將這個殘余值數字化，以產生第二最高有效數 字位。增益級7將來自加法器4的殘余"增益提升"，使得殘余模擬信號將在下一級10j 的整個輸入動態范圍中變化，以避免在級與級之間損失敏感性。如此項技術中眾所周知的，通過數字校正功能11將在數字輸出DO到D2處提供的 數字數據組合成接近模擬輸入信號的振幅的數字輸出字。此組合可解決每個級IOq到102 的數字化中的某種誤差，且由此每個級10o到102中的ADC 3的必要精確性可相對較寬 松。然而，DAC5必須相當精確，因為DAC5的輸出導出殘余信號，所述殘余信號被傳 遞到下一級且由增益級7放大。因此，在輸出數字信號中直接出現由給定DAC5產生的 任何誤差。因此，DAC5的精確性是管線ADC的準確性和性能方面的限制因素。圖2說明常規開關電容器電路8的實例，所述電路實現圖1的常規管線ADC中的一 個級10中的DAC5、加法器4和增益級7的功能。當然，已知電路8的構造中的許多變 化。這種開關電容器電路通常在此項技術中被稱為"乘法DAC"或"MDAC"，因為所 述電路產生模擬殘余信號，所述模擬殘余信號對應于關于數字輸入的輸入模擬電平并與 增益值相乘。在此實例中，假設每個管線級IO每級產生1位或1.5位(每級1.5位的情 況指的是DIGITAL—OUT處的輸出位的數目是級IO的數目的1.5倍)，希望輸出電壓V。 ,是來自采樣與保持電路2的輸入電壓V,n與選定參考電壓Vmw或^e^v的差的兩倍，其中參考電壓Vm^和T^^界定相鄰數字電平之間的最大定標電壓，且對應于運算放大器9 的輸出電壓擺動。如果輸入電壓V,n數字化成"1"位，則選擇參考電壓^￡ ，而如果輸 入電壓^數字化成"0"位，則選擇參考電壓VW 。圖2的開關電容器電路8包含一對 電容器CA、 CB，其對應于ADC 3提供一個位(或者1.5位，在此情況下只將MSB轉發 給DAC5)的數字分辨率的情況。如此項技術中已知的，如果ADC3提供多位輸出(在 一些現代管線ADC中多達五個位)，則將在電路8中提供以與電容器CA、 Cb相同的方 式配置和操作的額外電容器對，其中接入電路中的電容器對的數目對應于ADC3的數字 輸出。從圖1中可明顯看出，輸入電壓V&是從DAC5所駐存的同一級IO內的采樣與保持 2輸出的電壓。回頭參看圖2，通路開關S1、 S2每一者均連接在此輸入電壓Rn與各個電容器Ca、 CB的第一板之間。在此實例中，電容器CA、 CB具有相同的電容。電容器CA、Cb的其它板連接在一起，并連接到運算放大器("op amp") 9的反轉輸入；這些電容器 板還經由通路開關S6連接到接地。電容器CA的第一板經由MDAC開關塊ll連接，以 響應于來自ADC3的數字值而分別經由開關SP、 SN、 SG中的相應一者來接收參考電壓 Kwp或W^v中的一者或者接地。電容器CB的第一板經由通路開關S4連接到運算放大器 9的輸出。通路開關S1、 S2和S6經計時以在時鐘相位Oi期間閉合，而通路開關S4和 MDAC開關塊11中的適當開關SP、 SN、 SG在時鐘相位0>2期間閉合。時鐘相位<Ih、 $2 是非重疊時鐘相位；實際上，時鐘相位①2可簡單地是邏輯上反轉的時鐘相位&。在"采樣"時鐘相位O!期間的操作中，通路開關Sl、 S2和S6閉合，通路開關S4 斷開，且所有MDAC開關SP、 SN、 SG也斷開。通路開關Sl、 S2將輸入電壓Vin連接到電容器CA、 CB;電容器CA、 CB的相對板由開關S6的閉合狀態連接到接地。因此，電 容器Ca、 CB均在這個時鐘相位期間充電到輸入電壓K 。在"放大"時鐘相位<&2中，通路開關S1、 S2和S6斷開，且通路開關S4和參考電壓開關SP、 SN、 SG中的選定一者 閉合。在這個時鐘相位期間，電容器CB成為反饋電容器，且電容器Ca接收逸定的參考 電壓Vmw或VMra，視具體情況而定。如果選定參考電壓不同于輸入電壓Vin，則電容器 CA與CB之間會發生電荷共用。可以通過使時鐘相位&期間電容器CA與CB上的電荷總 和與下一時鐘相位0)2期間這些電容器上的電荷總和相等來分析電路。換句話說其中參考電壓R^柳ww是選定的參考電壓Kw或^￡ ，且其中電容器CA、 Cb上的電荷的正極性符號指向運算放大器9的反轉輸入，具有假接地。求解輸出電壓V。",并假 設電容器CA和CB具有相同電容C，則開關電容器電路8的操作相當于<formula>formula see original document page 7</formula>
以此方式，圖2的電路會產生輸出電壓V。w，其對應于輸入電壓V,n與位于參考電壓 V/^p與V^fJ司的中點處的參考電壓Kw之間的差。圖3中參看開關電容器電路8'說明MDAC的另一已知構造(在此情況下使用差分輸 入)，所述電路8'包含具有正和負極性輸入和輸出的差分運算放大器9'。此常規布置的開 關電容器電路8'接收輸入Vi +、 Vi -，所述輸入以其差對應于來自采樣與保持2 (圖1) 的經采樣的輸入信號。同樣，開關電容器電路8'接收參考電壓VS￡ 、 VMnv，所述參考電 壓對應于運算放大器9'的最大輸出擺動，且經由通過ADC 3的輸出控制的MDAC開關塊 37施加于電路8'。在此差分情況下，MDAC開關塊37包含開關S31P和S35N用于跨越 電容器C2、 C3的采樣板施加正差分參考電壓(VMfP-^￡FW)，包含開關S31N和S35P以 跨越電容器C2、 C3的采樣板施加負差分參考電壓(K柳-Vmw)，且還包含開關S33， 其將電容器C2和C3 —起短路(零差分參考電壓)。施加于電容器C2、 C3的差分參考電 壓由來自相關聯的ADC級的結果確定，與之前一樣。現代常規管線ADC中的參考電壓 Vmw、 V^^的典型值分別是2.0伏特和1.0伏特，對應于運算放大器9'的正和負極性輸出 處的最大和最小電壓，其分別是2.0伏特和1.0伏特。參考電壓VM 、 V^^v與運算放大 器9'的輸出電壓之間的這種對應經選擇以便在開關電容器電路8'的采樣與反饋環路中使 用相同大小的電容器C1、 C2、 C3、 C4。同樣，運算放大器9'的差分輸出V。w有效地對應 于輸入電壓V,n+、 V,"-與參考電壓V ￡FP、 WfJ司的中點參考電壓Kw之間的差，其由下 式界定<formula>formula see original document page 8</formula>(3)由時鐘相位A控制的開關sio將輸入電壓V^+連接到電容器Cl，電容器CI的另一側連接到運算放大器9'的負極性輸入。也由時鐘相位A控制的開關sn將輸入電壓v,- +連接到電容器C2，電容器C2的另一側連接到運算放大器9'的負極性輸入。如上所述， MDAC開關塊37中的開關S31P、 S31N和S33中的一者在非重疊時鐘相位$2期間閉合， 以將電容器C2連接到參考電壓^￡ >或K，或者連接到電容器C3，這取決于來自ADC 3 的結果而定。電容器Cl作為反饋電容器通過開關S13連接到運算放大器9'的正極性輸出， 所述開關S13由時鐘相位①2計時。提供MDAC開關塊37內的開關S33以在下一采樣之 前對電容器C2、 C3處的電荷放電或至少使其均等。類似地，DAC 5'的開關S20由時鐘相位<^控制，并將輸入電壓^ -連接到電容器C3， 電容器C3的另一側連接到運算放大器9'的正極性輸入。開關S21也由時鐘相位控制， 并將輸入電壓V,、-連接到電容器C4，電容器C4的另一側也連接到運算放大器9'的正極 性輸入。并且，MDAC開關塊37中的開關S35P、 S35N和S33中的一者在非重疊時鐘相 位02期間閉合，以將電容器C3連接到參考電壓Vm^或^s或者連接到電容器C2，這 取決于來自ADC 3的結果而定。電容器C4作為反饋電容器通過開關S23連接到運算放 大器9'的負極性輸出，所述開關S23由時鐘相位02計時。此外，開關SI5響應于時鐘相位將運算放大器9'的正輸入和負輸入連接在一起。 并且，在此常規構造中，電容器C1、 C2、 C3、 C4全部具有與彼此相同的電容。同樣，在此實例中，開關電容器電路8'以對應于管線ADC的每個級IO產生一個位 或1.5個位的方式來構造。如果每個級IO產生多個數字位，那么將提供用于運算放大器 9'的每個輸入的額外電容器對，連同依據來自ADC 3的數字輸出而包含(或隔離)那些 額外電容器的開關。然而，在任何情況下，此常規管線ADC中的參考電壓VREFP、 VR￡FW 保持在運算放大器輸出電平處，而不管每個級的位數目如何。在操作中，時鐘相位A是采樣時鐘相位，在此時間期間，將輸入電壓V, +、 Rn-分 別經由開關SIO、 Sll、 S21、 S20施加于電容器C1、 C2、 C3、 C4，且同時開關S15還將 運算放大器9'的正和負極性輸入一起短路。開關S12、 S13、 S22、 S23全部在此采樣相位 期間斷開。因此，在此采樣相位中，跨越電容器C1、 C2、 C3、 C4建立輸入電壓V,. +、在放大時鐘相位①2期間，將選定差分參考電壓施加于電容器C2、 C3，且同時將電 容器C1、 C4連接到運算放大器9'的反饋環路中。因此，在此時鐘相位期間電容器C1、 C2、 C3、 C4之間的電荷共享在運算放大器9'的負極性輸入處產生電壓，所述電壓對應于輸入電壓Vin+與選定差分參考電壓士 IVS￡ - ^wwl或零伏特之間的差，且同時在正極性輸入處產生電壓，所述電壓對應于輸入電壓K"-與選定差分參考電壓之間的差。因此，運算 放大器9'的輸入處的這兩個電壓之間的差驅動差分輸出電壓V。u,,其通過以上關于圖2 論述的電荷共享而對應于電壓V, +、 V,、與由以上等式(3)界定的中間參考電壓 之間的差分輸入電壓。如上所述，DAC5、 5'在管線ADC操作中操作的精確性在最終結果的精確性中至關 重要。結合本發明己經觀察到，參考電壓VM >、 V,ww中的誤差視情況而在從一個級10 傳遞到管線ADC中的下一級的殘余中直接注入誤差。具體地說，如此項技術中已知的， 來自管線ADC的給定級10的每個數字輸出位可界定為9<formula>formula see original document page 10</formula>(4)其中K力是到級IO的輸入殘余電壓(在前一級10中由增益級7增益提升到全標度)， 且其中《是由給定級IO產生的位位置。從這個等式(4)中可明顯看出，參考電壓VM 、 V^^v中的誤差直接轉變成來自管線ADC的數字輸出中的誤差。根據本發明，還已經觀察到，在施加于管線ADC的參考電壓中存在許多重大誤差的 來源。此種誤差的最重要起因是噪聲，所述噪聲從電路中的晶體管的快速開關耦合到參 考電壓。如與本申請案共同轉讓且以引用的方式并入本文中的第6,249,240 Bl號美國專利 中描述，施加于管線ADC中的MDAC的參考電壓中的不穩定性的另一來源是MDAC自 身的負載，所述負載可依賴于數據，因為所述負載隨著輸入電壓V^+、 V,vr而變化。雖然 可在級IO操作之前等待這個引發的噪聲穩定下來，但這種方法當然不符合現代管線ADC 中對極高采樣速率操作的需要。 發明內容因此，本發明的目的是提供一種具有改進的精確性和穩定性的管線模擬到數字轉換 器(ADC)電路。本發明的另一目的是提供一種其中可獲得改進的穩定性而無需添加復雜的電路系統或提高制造過程的復雜性的電路。本發明的另一 目的是提供一種可與現有管線ADC結構兼容的電路。 所屬領域的技術人員在參看以下說明書及其附圖后將容易了解本發明的其它目的和優點。本發明可通過相對于DAC中的運算放大器的電壓電平提供增加的參考電壓而實施 成開關電容器乘法數字到模擬轉換器(MDAC或DAC)。通過在放大或反饋時鐘相位中 減小耦合到參考電壓的電容器的大小來補償參考電壓的增加。包含也具有減小的大小的 額外電容器以維持恒定的增益。這減少了因噪聲耦合和其它瞬態效應而引起的參考電壓 電平的變化對開關電容器電路的殘余輸出造成的影響。
圖l (現有技術)是常規管線ADC的方框形式的電氣圖。圖2 (現有技術)是常規單端乘法DAC的示意圖形式的電氣圖。 圖3 (現有技術)是常規差分乘法DAC的示意圖形式的電氣圖。圖4是根據本發明優選實施例構造的管線ADC的方框形式的電氣圖。圖5是說明根據本發明優選實施例的施加于乘法DAC的參考電壓的電壓電平曲線圖。圖6是圖4的管線ADC中的且根據本發明第一優選實施例構造的差分乘法DAC的 方框形式的電氣圖。圖7是圖4的管線ADC中的且根據本發明第二優選實施例構造的乘法DAC的實例 的示意圖形式的電氣圖。
具體實施方式
將結合本發明的優選實施例描述本發明，即將本發明實施成管線模擬到數字轉換器 (ADC)。然而，期望本發明也可用于其它應用，特別是可使用乘法數字到模擬轉換器 (DAC)的那些應用。因此，應了解，以下描述內容只是以實例形式提供，而并不意圖 限制所主張的本發明的真實范圍。圖4說明根據本發明優選實施例構造的管線ADC30。如圖4所示，管線ADC30具 有(至少)三個級20o到202，所述級在各自輸出DO到D2上產生數字數據。數字輸出 DO到D2每一者均可為一個或一個以上數字位寬，其共同形成具有對應于端子 ANALOG—IN處的模擬輸入信號的值的數字字。 一般來說，第一管線級20o在端子 ANALOG—IN處接收輸入模擬信號，在輸出DO處產生一個或一個以上數字位，所述數字 位是來自管線ADC 30的數字輸出字的最高有效位。第一級20o還產生模擬殘余RES(m， 所述模擬殘余RES(m被轉發給下一管線級lOi以數字化成數字輸出Dl處的第二最高有效 數字輸出位。管線級lOi也產生轉發給下一管線級102的模擬殘余RESw。級102在輸出 D2上產生第二最高有效輸出數字位，并將殘余RES2.3轉發給下一級(未圖示)。將數字輸出DO到D2轉發給數字校正功能21，所述數字校正功能21將這些輸出組 合成線DIGITAL一OUT上的輸出信號字。如此項技術中已知的，考慮到級100將始終對端 子ANALOG一IN處的模擬信號的最近樣本進行操作，且同時級2(h將對所述最近樣本的 前一樣本進行操作，級202將對其之前的樣本進行操作等等，數字校正功能21包含用于 實現數字誤差校正以及數字輸出的時間對準的電路系統。管線級20o到202中的每一者均彼此類似地構造。例如參看級200，其輸入(在端子 ANALOG—IN處)連接到采樣與保持電路22的輸入，所述采樣與保持電路22是接收和 存儲對應于所述輸入的模擬電壓的定時電路。采樣與保持22的輸出施加于模擬到數字轉 換器(ADC) 23的輸入，且也施加于模擬加法器24的輸入。ADC23將來自采樣與保持 22的經采樣的模擬電壓數字化成一個或一個以上數字位，所述數字位在數字輸出D0處 呈現，且也轉發給乘法數字到模擬轉換器(DAC) 25。 DAC 25還從帶隙參考電路26接 收一個或一個以上參考電壓K￡Fra、 根據本發明的此實施例，參考電壓V^fM、V^/wx處于與其常規電平不同的電平，以減少參考電壓噪聲對管線ADC 30的準確性的影 響。根據本發明的此優選實施例，DAC 25產生對應于ADC 23的數字輸出相對于參考電 壓K￡W>X、 W^wx的比較的模擬信號。將DAC 25的模擬輸出作為減數施加于加法器24， 使得加法器24產生對應于來自采樣與保持電路22的經采樣的輸入模擬電平與DAC 25 的模擬輸出之間的差的模擬信號。將此模擬差信號施加于增益級27，所述增益級27用 對應于輸出DO處的數字位數目的增益(即，對于輸出DO處的一個位為增益二，對于輸 出DO處的兩個位為增益四，等)將所述信號放大。將增益級27的輸出(在級20o的情 況下為殘余RES(M)轉發給下一級20p以用于下一級數字化。如上所述，管線ADC 30是在來自模擬輸入ANALOG—IN的每個經采樣的值在管線 ADC30中沿著級20o、 2Ch、 202等依次處理的意義上管線化的。換句話說，級20Q、 20" 202中的采樣與保持電路22存儲源自輸入ANALOGJN處的模擬電壓的連續樣本的模擬 電壓(級20o當然對最新值進行操作)。如上所述，管線ADC的準確性一般在很大程度上依賴于每個級中的乘法DAC電路 中所使用的參考電壓的穩定性和準確性。但是由于管線ADC的操作方式的緣故，噪聲從 電路中的開關裝置耦合到這些參考電壓，尤其是以高開關或采樣速率。然而，結合本發 明已經觀察到，耦合到參考電壓的噪聲的振幅并不依賴于參考電壓本身的電平。并且， 同樣結合本發明還已經觀察到，乘法DAC的輸出中的百分比誤差對應于參考電壓中的百 分比誤差。因此，由于認識到噪聲電平不依賴于參考電壓電平，因而結合本發明已經發 現，可通過增加參考電壓的電平來減少乘法DAC輸出誤差。通過增加參考電壓電平，相 同振幅電平的噪聲會導致參考電壓中出現較小的百分比誤差，且因此導致乘法DAC輸出 中出現較小的百分比誤差。圖5參看根據本發明的此優選實施例的參考電壓Vmwx、 W^虹的實例與常規參考 電壓V^w、 VM^的比較來說明本發明的此概念。如上所述，在常規管線ADC和MDAC 中，常規參考電壓&MP、 K^w對應于MDAC中的運算放大器的輸出電平V。+、 W。在 正功率供應電壓Vdd為3.3伏特的情況下，這些常規參考電壓Vm^、 ^Mw的示范性電 平分別為2.0伏特和l.O伏特。同樣如上所述，在操作中，中點參考電壓是差分常 規參考電壓K￡Fp、 W^w之間的中點，且在此實例中為1.5伏特。根據本發明的優選實施 例，相對于中點參考電壓Wf將參考電壓VR￡Fra、 VWMA^設置成較高的電壓電平，雖然 運算放大器輸出電平V。+、 W將保持不變(例如，在此實例中分別為2.0伏特和1.0伏特)。 在圖5的實例中，參考電壓Wwra、 Vmctx翻倍(相對于中點參考電壓VMf)，且因此分 別處于2.5伏特和0.5伏特。中點參考電壓V^f保持不變，處于1.5伏特，且由此MDAC 模擬輸出信號將不會與常規MDAC操作有所不同。然而，根據本發明優選實施例的此示 范性實施方式，如果噪聲耦合到參考電壓^￡Fra、 VMFra，則所述噪聲的影響將減半。現在將相對于開關電容器電路28描述施加這些增強的參考電壓^^m、 Ker^以及 數字到模擬精確性中的所得改進精確性的實例，所述電路28根據本發明第一優選實施例 構造且在圖6中說明。開關電容器電路28是全差分信號實施方案中的一位乘法DAC， 且對應于根據本發明優選實施例的管線ADC 30的級20中的DAC 25、加法器24和增益 級27。所屬領域的技術人員在參看本說明書且閱讀以下描述后將容易發現，本發明在需 要時也可結合多位乘法DAC來實施且也用單端輸入方式實施。開關電容器電路28包含差分運算放大器("opamp") 39，其因此具有正和負極性輸 入和輸出。在線Vin+、 V,n-上從采樣與保持22接收差分輸入電壓。線^ +分別通過開關 S40、 S41、 S42耦合到每個電容器CIO、 C12!和C122的一個板。電容器CIO、 C12i和 C122的相對板連接到運算放大器39的負極性輸入，且每個開關S40、 S41、 S42由時鐘 相位A計時。類似地，線^ -分別通過開關S50、 S51、 S52耦合到每個電容器C20、 C22! 和C222的一個板。電容器C20、 C22,和C222的另一板連接到運算放大器39的正極性輸 入，且開關S50、 S51、 S52也由時鐘相位A計時。運算放大器39的輸入通過開關S45 彼此連接，所述開關S45也由時鐘相位A計時。并且，電容器C12i和C22i的輸入板經 由開關S47耦合在一起，所述開關S47由時鐘相位$2計時，所述時鐘相位02相對于時 鐘相位①i來說是非重疊時鐘相位，且如果需要的話實際上可以是時鐘相位A的邏輯補 數。開關S40、 S41、 S42、 S45、 S47、 S50、 S51、 S52以及開關電容器電路28中的其它 開關優選地使用制造技術(MOS、雙極、CMOS等)借助于常規通路門來實施。電容器CIO、 C20每一者也分別通過開關S43、 S53耦合到運算放大器39的正和負 極性輸出。開關S43、 S53由時鐘相位02計時。以此方式，如對于乘法DAC電路為常規 的，電容器CIO、 C20在時鐘相位Ch期間是輸入采樣電容器，且在時鐘相位$2期間是
運算放大器39的反饋電容器。電容器C12,、 C22i每一者也經由MDAC開關塊47耦合到參考電壓K￡Fra、 中的選定一者，所述參考電壓由圖4的實例中的帶隙參考電路26產生。在圖4的實例中， MDAC開關塊47如上文相對于MDAC開關塊37描述的那樣構造，且由此根據來自ADC 23的結果向電容器C12,和C22i施加差分參考電壓。此ADC結果是基于由采樣與保持電 路22在線1/, +、 V^-上呈現的輸入差分電壓的數字化。在此實例中，此差分參考電壓的 可能值包含正極性差分參考電壓^E^x - V^ctx、負極性差分參考電壓^￡fWX - V礎fM以 及零差分電壓參考(電容器C12,與C22i—起短路)。MDAC開關塊47內的將建立此差 分參考電壓的開關由時鐘相位02計時。然而，根據本發明的這個優選實施例，如上文相對于圖5描述，帶隙參考電路26輸 出參考電壓VX￡FP;f、 V^ctx,所述參考電壓相對于常規乘法DAC且相對于來自運算放大 器39的輸出干線電壓具有增強的電平。在圖5和6的此實例中，參考電壓Kmm、 的電平相對于來自運算放大器39的輸出電平Vo+、 V。-的參考電壓的中點電壓h^翻倍。 在開關電容器電路38中，由電容器C12n C22i相對于電容器C10、 C20的相對大小來補 償參考電壓VS￡Fra、 V^CTx的這種增強。如此項技術中已知的，且如上所述，乘法DAC 操作分別在采樣與放大時鐘相位Oi、 02之間依賴于電容器間的電荷共享。為了恰當地實 施電路38的增益，根據本發明的此實施例，通過調整電容器C12卜C22i的大小以考慮 到相對于運算放大器39的輸出電平VQ+、 Vo—的增大的參考電壓Vmwx、 V貼f虹，將在放 大時鐘相位①2中施加于電容器C12卜C22i的來自參考電壓VKEFPX、 K，x的電荷維持為 均等的。在此實例中，對于參考電壓Kwpy、 K^股相對于中點參考電壓Kw的翻倍， 電容器C12卜C22i每一者是電容器CIO、 C20的大小的二分之一。提供電容器C122和C222以補償電路增益中的變化，所述變化原本會因相對于電容 器CIO、 C20減小電容器C12,和C22i的大小而發生。如此項技術中已知的，例如開關電 容器電路的電路的增益與反饋電容相對于采樣電容的比率成比例。根據本發明的此實施 例(其中所需電路增益為二)，電容器C12!和C122經大小設定以使得其并聯阻抗與反饋 電容器C10的阻抗匹配；當然，類似地設定電容器C22i和C222的大小。在參考電壓VR￡fPX、 Vw^wf的電平翻倍且因此電容器C12卜C22t具有電容器C10、 C20的一半電容的實例中， 電容器C122和C222也具有電容器C10、 C20的一半電容。電容器C12i的電容相對于電容器C122的電容(以及當然C22i相對于C222的電容) 無需相等，只要兩個電容的總和等于電容器C10 (或C20)的電容即可。舉例來說，電
容器C12!可具有電容器CI22的電容的兩倍；在此情況下，電容器將具有電容器CIO 的電容的三分之二，且電容器C122將具有電容器C10的電容的三分之一。在此情況下， 參考電壓h^ra、 V ￡fiv;f的電平將相對于中點電壓Kw從運算放大器39的輸出電平^+、 W的參考電壓增至三倍。進一步在替代方案中，電容器C12,和C122的電容的總和無需等于電容器IO的電容。 然而，在此情況下，電路的增益將根據電容比率而不同于二。在開關電容器電路38的操作中，響應于采樣時鐘相位中的時鐘相位&的有效電平， 將輸入電壓V, +、 V,n-分別經由開關S40、 S41、 S42、 S50、 S51和S52施加于電容器CIO、 C12i、 C122、 C20、 C22!和C222。同樣在采樣時鐘相位期間，開關S45還將運算放大器 39的正和負極性輸入一起短路，從而允許對輸入差分電壓進行采樣并跨越電容器CIO、 C12卜C122、 C20、 C22i和C222存儲。開關S42、 S43、 S52、 S53在此采樣相位期間全 部斷開。在采樣時鐘相位A之后的"放大"時鐘相位02中，開關S40、 S41、 S42、 S50、 S51、 S52和S45全部斷開，且開關S42、 S43、 S52、 S53全部閉合。在此放大時鐘相位中，電 容器C10、C20每一者成為反饋電容器，且同時將由MDAC開關塊47響應于ADC 23(圖 4)的輸出而選擇的差分參考電壓分別通過開關S42、 S43施加于電容器C122、 C222。開 關47也在此相位期間閉合，從而將電容器C12h C22!的板彼此短路；或者，如果以單 端(非差分)形式實施，則電容器C12,將改為接地。因此，在此放大時鐘相位①2中， 電容器CIO、 C12h C122、 C20、 C22,和C222之間的電荷共享會在運算放大器39的負極 性輸入處產生對應于差分輸入電壓V^+與選定差分參考電壓之間的差的電壓，且在運算 放大器39的正極性輸入處產生對應于輸入電壓V,n-與選定差分參考電壓之間的差的電 壓。這個跨越運算放大器39的輸入的差分電壓致使運算放大器39產生差分輸出電壓V。w。 考慮到ADC23的數字化結果(在選擇差分參考電壓中)，相對于中點參考電壓VR￡F，此 輸出電壓V。",對應于來自采樣與保持22的線V, +、 V'"-上的差分輸入電壓之間的殘余模 擬信號。因此，從線^ +、 V,Y上的輸入差分電壓和輸出電壓V。",的角度來看，根據本發明此 優選實施例的開關電容器電路38的操作大體上與常規乘法DAC的操作相同。然而，根 據本發明的優選實施例，參考電壓(尤其是增強的參考電壓VMFra、 上出現的任 何噪聲對輸出電壓V。 ,的影響均將減小。這種減小的影響與參考電壓電平相對于中點參 考電平從常規電平的增加(即，由運算放大器的全輸出范圍測量的)成線性關系，因為
相信耦合到參考電壓的噪聲不依賴于參考電壓本身的電平。、通過此描述內容容易看出，根據本發明優選實施例由開關電容器電路實施的乘法 DAC的輸出處的噪聲影響的這種減小是以電路或制造過程復雜性的非常小代價實現的。 當然，增強的參考電壓必須由帶隙參考電路或其它經調節的電壓源來產生，但預期使用 常規技術產生這些電壓將并不困難。并且，也預期管線ADC的開關電容器電路的每個實 例內的補償不會在芯片面積或者制造或電路復雜性方面添加任何代價；而是，只需要對 參考電容器的大小進行縮放調整。考慮到參考誤差和噪聲通常是管線ADC的精確性和準 確性方面的限制因素，本發明的此優選實施例所提供的改進的精確性不但在現代高精確 性、高采樣速率的ADC中極為重要，而且以最小成本獲得。圖7說明一種實施方案的開關電容器電路28'，在所述實施方案中，其基于ADC 23 (圖4)的多位數字化產生殘余信號。在此實例中，來自ADC23的兩個位確定在電路的 放大時鐘相位期間將在電路中包含的電容器的數目，且以此方式確定相對于其得出殘余 信號的特定電壓電平，且還確定將施加于模擬殘余的增益。乘法DAC電路的此特定操作 在此項技術中是眾所周知的。如圖7所示，電路28'同樣包含電容器CIO，其在采樣時鐘相位Ch中通過開關S40 連接以接收輸入電壓線Vin+，并在放大時鐘相位0)2中通過開關S43作為反饋電容器而連 接。與之前一樣，將電容器C10的相對板耦合到差分運算放大器39的負極性輸入。電路 28'包含第一對電容器C122,o、 C12w，其中每一者的一個板分別通過開關S412,。、 S41" 連接以接收線V,"+上的輸入電壓；電容器C122,Q、 C12w的另一板連接到運算放大器39 的負極性輸入。在此差分實施方案中，將相應對電容器連接到包含在開關電容器塊50內 的運算放大器39的正極性輸入。此第一對電容器C122,q、 C12w與來自ADC 23的多位 結果中的一個位相關聯，且額外對電容器與其它結果位中的每一者相關聯，使得電容器 對的數目(對于運算放大器39的每個輸入)對應于將在此乘法DAC功能的操作中使用 的數字位的數目。在此實例中，由ADC23輸出兩個位，且由此將第二對電容器C12i,0、 C12u連接到電路28'中的運算放大器39的負極性輸入。將電容器C12u)、 C12u連接到 各自開關S42i,0、 S42u以同樣在采樣時鐘相位0,中接收線Vin+上的輸入電壓。如上所述，電容器C12w、 C12u、 C122，Q、 C122,!全部連接到運算放大器39的負極 性輸入。此實例中的開關電容器塊50對應于類似構造和布置的電容器，其與電容器 C12w、 C12u、 C122,Q、 C12w匹配，且連接到運算放大器39的正極性輸入。開關S45 連接在運算放大器39的兩個輸入之間，且在采樣時鐘相位Oi期間閉合，與之前一樣。
MDAC開關塊47'與上文相對于圖6所述的MDAC開關塊47在構造上類似，但在本 發明的此實施例中還包含額外開關以用于獨立地開關和控制施加于額外電容器的參考電 壓。在此實例中，MDAC開關塊47'連接到每一對電容器中的一個電容器，即與運算放大 器39的負極性輸入相關聯的電容器C122,0、 C12w，且還連接到開關電容器塊50中的相 應電容器。MDAC開關塊47'由ADC 23控制，以施加適當的增強參考電壓V/^fra、 ， 或閉合短路開關，以便響應于輸入差分電壓的數字化值將適當的增強差分參考電壓(包 含零差分電壓)施加于這些電容器。并且，在此實例中由于多位數字化的緣故，開關電 容器塊50中的不同電容器C122,Q、 C122j及其匹配的電容器獨立地接收其差分參考電壓 (即，施加于電容器C122,o的參考電壓可不同于施加于電容器C12w的參考電壓)，當然 這取決于ADC結果。與之前一樣，通過選擇電容器C12的大小而預期增強的參考電壓V^^x、 K^虹。 對于相對于運算放大器39的全標度輸出電壓^+、 W翻倍的參考電壓^￡Fra、 VWf^的 實例，電容器C122,0、 C12w每一者將為電容器C10的大小的一半。此外，如果為了給經 數字化的輸入電壓的各種值以及將施加于模擬殘余的增益得出適當的參考電荷而需要電 容器C12的電容有二進位變化，則此種二進位變化將也存在于這些電容器C12之間。然 而，在任何情況下，電容器C12的大小均將根據運算放大器39的全標度輸出電平與增強 的參考電壓&￡^7、 之間的關系來縮放。并且，與在本發明的前述實施例中一樣，通過提供電容器C12w、 C12u及其在開關 電容器塊50中的相應電容器而將電路28'的增益維持為恒定。在此實例中，電容器C12w、 C12u并不在放大時鐘相位中從MDAC開關塊47'接收參考電壓，但是改為分別借助于開 關S50c、 S50!短路到其在開關電容器塊50中的相應電容器。這些電容器C12w、 C12u 的大小對應于其相應電容器C122,0、 C12w的大小，且對應于這些電容器對的總和與電容 器C10的關系。在其中參考電壓V ￡FPX、 V^f股相對于運算放大器39的全標度輸出電壓 V0+、 V。-翻倍且電容器C122,q、 C12^每一者的大小均為電容器C10的大小的一半的此實 例中，額外電容器C12u)、 C12w每一者的大小也為電容器C10的大小的一半。然而，如 上所述，電容器C12的大小可變化，這依賴于此電壓和電路28'的最終增益。在圖7所示的開關電容器電路28'中，與圖6的電路28的情況一樣，因在參考電壓 W￡fP;f、 V^CTx處出現的開關噪聲或依賴于負載的因素而引起的任何誤差對輸出電壓V。 , 的影響均將減小，因為參考電壓hwra、 V^f^的電平相對于運算放大器39的輸出電平 W+、 V。-增加。電路中提供的額外電容器為電路維持恒定的增益，而不會影響其準確性。
同樣，本發明的此實施例所實現的對乘法DAC精確性的此改進以及因此對并入有此種電 路系統的管線ADC功能的性能精確性的改進是以芯片面積、電路復雜性或制造過程復雜 性的較小代價(如果存在的話)來獲得的。從上文描述的本發明的每一實施例容易看出，本發明提供以下重要優點改進了在 管線ADC中在級與級之間轉發的模擬殘余電平的精確性，而不會在實施所述功能時增加 復雜性或成本。舉例來說，己觀察到信噪比有多達6dB的改進。此改進的精確性不但對 其自身是重要的，而且還能在電子系統中實現其它益處。舉例來說，可使用由本發明提 供的性能裕度來進一步提高管線ADC的晶體管開關速率，且因此提高管線ADC的采樣 速率。此外，這種裕度能實現其它改進，例如降低開關裝置中的柵極到漏極電壓，而這 又可實現較小晶體管且因此實現芯片面積減小。盡管已根據本發明的優選實施例描述了本發明，但當然預期所屬領域的技術人員在 參考本說明書及其附圖后將容易了解對這些實施例的修改和替代，此類修改和替代可實 現本發明的優點和益處。預期此類修改和替代在所界定的本發明范圍內。
權利要求
1.一種乘法數字到模擬轉換器(DAC)，其包括運算放大器，其具有第一和第二輸入且具有輸出，所述輸出響應于在所述第一和第二輸入處接收的信號而在第一與第二輸出電平電壓之間的輸出范圍上驅動信號；第一采樣電容器電路，其包括第一采樣電容器，用于在第一時鐘相位中接收輸入電壓并在所述第一采樣電容器處存儲所述輸入電壓，所述第一采樣電容器電路具有耦合到所述運算放大器的第一輸入的輸出；第一反饋開關，其連接在所述運算放大器的所述輸出與所述第一采樣電容器之間，用于在第二時鐘相位中在反饋環路中連接所述第一采樣電容器；以及第一參考電容器電路，其包括第一參考電容器，其耦合到所述運算放大器的所述第一輸入；第一并聯電容器，其耦合到所述運算放大器的所述第一輸入；計時開關，其用于在所述第一時鐘相位中將所述輸入電壓耦合到所述第一參考電容器和所述第一并聯電容器；以及開關電路系統，其用于接收超出所述第一輸出電平電壓一系數的參考電壓，且用于在所述第二時鐘相位中用所述參考電壓對所述第一參考電容器進行充電，所述第一參考電容器具有比所述第一采樣電容器的電容小所述系數的電容。
2. 根據權利要求1所述的乘法DAC，其中所述運算放大器是差分運算放大器，且所述 運算放大器的所述輸出包括第一和第二輸出；其中所述第一反饋開關連接在所述運算放大器的所述第一輸出與所述第一采樣 電容器之間；其中所述輸入電壓是跨越第一和第二輸入線的差分電壓，所述第一采樣電容器電 路接收所述第一輸入線處的所述輸入電壓； 且進一步包括第二采樣電容器電路，其包括第二采樣電容器，用于在所述第一時鐘相位中接收 所述第二輸入線處的輸入電壓并在所述第二采樣電容器處存儲所述輸入電壓，所述 第二采樣電容器電路具有耦合到所述運算放大器的所述第二輸入的輸出；第二反饋開關，其連接在所述運算放大器的所述第二輸出與所述第二采樣電容器 之間，用于在所述第二時鐘相位中在反饋環路中連接所述第二采樣電容器；以及第二參考電容器電路，其包括 第二參考電容器，其耦合到所述運算放大器的所述第二輸入；第二并聯電容器，其耦合到所述運算放大器的所述第二輸入；以及計時開關，其用于在所述第一時鐘相位中將所述第二輸入線處的所述輸入電壓耦合到所述第二參考電容器和所述第二并聯電容器；并且，其中所述開關電路系統還用于接收超出所述第二輸出電平電壓一系數的參考電壓，且用于在所述第二時鐘相位中用所述參考電壓對所述第二參考電容器進行充電，所述第二參考電容器具有比所述第二采樣電容器的電容小所述系數的電容。
3. —種管線模擬到數字轉換器，其包括多個串聯連接的管線級，所述管線級中的第一者連接到模擬輸入，所述管線級中的每一者具有數字輸出且具有依次耦合到所述串聯中的下一管線級的殘余輸出；數字校正電路，其耦合到所述多個管線級中的每一者的所述數字輸出，用于產生 對應于所述模擬輸入的數字數據；以及 參考電壓產生器，其用于產生參考電壓； 其中所述多個管線級中的每一者包括 采樣與保持電路，其連接到所述管線級的所述輸入；模擬到數字轉換器，其用于在所述采樣與保持電路的輸出處將電壓數字化，并在 所述管線級的數字輸出處提供數字值；以及 乘法數字到模擬轉換器(DAC)，其包括運算放大器，其具有第一和第二輸入，且具有輸出以用于響應于在所述第一和第 二輸入處接收的信號而在第一與第二輸出電平電壓之間的輸出范圍上提供所述管 線級的所述殘余信號；第一采樣電容器電路，其包括第一采樣電容器，用于在第一時鐘相位中接收對應于所述采樣與保持電路的輸出的輸入電壓并在所述第一采樣電容器處存儲所述輸 入電壓，所述第一采樣電容器電路具有耦合到所述運算放大器的第一輸入的輸出；第一反饋開關，其連接在所述運算放大器的所述輸出與所述第一采樣電容器之 間，用于在第二時鐘相位中在反饋環路中連接所述第一采樣電容器；以及第一參考電容器電路，其包括第一參考電容器，其耦合到所述運算放大器的所述第一輸入； 第一并聯電容器，其耦合到所述運算放大器的所述第一輸入； 計時開關，其用于在所述第一時鐘相位中將所述輸入電壓耦合到所述第一參考電 容器和所述第一并聯電容器；以及開關電路系統，其用于在所述第二時鐘相位中用所述參考電壓對所述第一參考電 容器進行充電；其中所述參考電壓超出所述第一輸出電平電壓一系數；且其中所述第一參考電容器具有比所述第一采樣電容器的電容小所述系數的電 容。
4. 根據權利要求3所述的管線ADC，其中所述第一參考電容器具有第一板，且具有連 接到所述運算放大器的所述第一輸入的第二板；且其中所述開關電路系統包括第一參考開關，其連接在所述參考電壓與所述第一參考電容器的所述第一板之 間，用于在所述第二時鐘相位中將所述第一參考電容器的所述第一板連接到所述參 考電壓。
5. 根據權利要求4所述的管線ADC，其中開關電路系統用于響應于來自所述管線級中 的所述模擬到數字轉換器的所述數字值，將所述第一參考電容器的所述第一板連接 到第一參考電壓或第二電壓；其中由所述參考電壓產生器產生所述第一和第二參考電壓，使得所述第一參考電 壓超出所述第一輸出電平電壓所述系數，且使得所述第二參考電壓超出所述第二輸 出電平電壓所述系數。
全文摘要
本發明揭示一種精確性經改進的管線模擬到數字轉換器(ADC)(30)。所述管線ADC(30)包含一序列的級(20)，其中每一級包含采樣與保持電路(22)、模擬到數字轉換器(23)以及數字到模擬轉換器(DAC)(25)、加法器(24)和增益級(27)的功能，在所述功能處產生殘余信號(RES)以供施加于所述序列中的下一級(20)。乘法DAC執行所述級(20)中的所述DAC(25)、加法器(24)和增益級(27)的所述功能，且基于運算放大器。采樣電容器和參考電容器在采樣階段中從所述采樣與保持電路(22)接收模擬輸入；并聯電容器經提供以維持恒定的電路增益。響應于所述模擬到數字轉換器(23)在其級(20)中的數字輸出，將電平超出所述運算放大器的輸出范圍的擴展參考電壓(V<sub>REFNX</sub> V<sub>REFNX</sub>)施加于所述參考電容器。根據所述擴展參考電壓(V<sub>REFNX</sub> V<sub>REFNX</sub>)超出所述運算放大器輸出電平的程度來縮放所述參考電容器。因此，大大減少了所述參考電壓(V<sub>REFNX</sub> V<sub>REFNX</sub>)上的噪聲對所述殘余信號(RES)的影響。
文檔編號H03M1/38GK101133556SQ200580048878
公開日2008年2月27日 申請日期2005年12月30日 優先權日2004年12月30日
發明者馬爾科·科西 申請人:德州儀器公司