專利名稱：抖動減小電路和頻率合成器的制作方法
技術領域：
本發明涉及一種抖動減小電路和一種頻率合成器。
背景技術：
用于減小脈沖序列中的相位噪聲的公知抖動減小電路包括-可重設的積分器，用于對脈沖序列進行積分；-比較器，用于將已積分脈沖序列與基準電平相比較，并且用于產生具有已減小脈沖噪聲的已改進脈沖序列。
這種抖動減小電路的示例在UNDERHILL，Michael等人的WO97/30516中進行了描述。
公知的抖動減小電路連續地對脈沖序列進行積分以獲得模擬的鋸齒信號。由于使用電容器和其他電子模擬部件，該積分過程不是理想的。例如，如果在一個周期中，首先用電路IA將電容器從電壓VA充電到電壓VB，然后用電流-IA將電容器從電壓VB放電到VA，以產生鋸齒信號的一個齒，發生積分錯誤。事實上，將電容器從電壓VA充電到電壓VB所需的時間并不與將相同的電容器從電壓VB放電到電壓VA所需的時間嚴格相等。積分錯誤針對一個周期是較小的。然而，在公知的抖動減小電路中，積分錯誤從一個周期累積到另一個周期，使得累積的積分錯誤變得越來越重要。因此，這些抖動減小電路是不可靠的。
發明內容
因此，本發明的目的是提供一種更可靠的抖動減小電路。
本發明提供了一種包括交叉時間間隔檢測器的抖動減小電路，將所述交叉時間間隔檢測器配置用于確定已積分脈沖序列與基準電平相交期間的離散時間間隔，并且用于在兩個連續確定的離散時間間隔之間使積分器復位。
因為在連續地確定的兩個離散時間間隔之間使積分器復位，使得在以上抖動減小電路中減小了由于積分錯誤的累積導致的負面結果。事實上，使積分器復位還使已累積的積分錯誤復位，使得在前一個周期累積的積分錯誤對于隨后的周期沒有影響。積分器的這種復位不會影響抖動減小電路的性能，因為其只有當已積分脈沖序列不與基準電平相交時才發生。
其中，從屬權利要求的特征減小了抖動減小電路的制造成本。
此外，根據本發明的電路的特征包括讀取器，用于讀取已改進脈沖序列的平均頻率，以及積分器，適合于使用已讀取值來對脈沖序列進行積分，無需計算已改進脈沖序列的平均頻率。
本發明還涉及一種包括頻率減小電路的頻率合成器，包括-可復位的積分器(70)，用于對脈沖序列進行積分；-比較器(72)，將已積分的脈沖序列與基準電平進行比較，并且產生具有已減小的相位噪聲的已改進脈沖序列；-交叉時間間隔檢測器(94)，配置用于確定已積分脈沖序列與基準電平交叉期間的離散時間間隔，并且用于在連續地確定的兩個離散時間間隔之間，對所述積分器進行復位。
本發明還涉及一種操作抖動減小電路的方法，所述抖動減小電路包括-可復位的積分器(70)，用于對脈沖序列進行積分；-比較器(72)，將已積分的脈沖序列與基準電平進行比較，并且產生具有已減小的相位噪聲的已改進脈沖序列；-交叉時間間隔檢測器(94)，配置用于確定已積分脈沖序列與基準電平交叉期間的離散時間間隔，并且用于在連續地確定的兩個離散時間間隔之間，對所述積分器進行復位。
根據以下描述、附圖和所附權利要求，本發明的這些和其他方面將是顯而易見的。
圖1是包括抖動減小電路的頻率合成器的示意圖；
圖2是在圖1的電路中使用的δ-σ調制器的示意圖；圖3是在圖1的電路中使用的交叉間隔檢測器的示意圖；圖4是在圖1的電路中使用的模擬數字線性內插器(digital-to-analog linear interpolator)的示意圖；圖5是減小輸入脈沖序列中的相位噪聲的方法的流程圖；圖6和圖7是在圖1的電路中出現的不同信號的時序圖；以及圖8是示出了圖4的線性內插的草圖。
具體實施例方式
圖1示出了具有與抖動減少電路6相連的頻率發生器4的頻率合成器2。
頻率發生器4產生受到相位噪聲的脈沖序列Sout。相位噪聲也稱作時間抖動。
發生器4包括延遲鎖定回路(DLL)10，與分數乘法電路12相連以產生序列Sout。
延遲鎖定回路10根據初始脈沖序列Sin來產生N個已延遲的脈沖序列Si。將每一個脈沖序列Si相對于前一個脈沖序列Si-1延遲時間間隔Te。根據以下關系選擇時間間隔Te。
N*Te＝Tin(1)其中N是已延遲脈沖序列Si的個數；Te是將兩個連續的已延遲脈沖序列Si分離的時間間隔；Tin是脈沖序列Sin的時間段；以及*與乘法符號相對應。
為了簡單起見，僅示出了理解本發明所必須的元件DLL 10。可以參考Stefanos Sidiropoulos和Mark A.Horowitz，IEEE Journal ofSolid-State Circuit，Vol.32，No.11，1997年11月，“A semiconductordual digital-locked loop”，以獲知更詳細的內容。
例如，DLL 10具有包括可調延遲單元的延遲線14。為了簡單起見，僅示出了6個延遲單元16至21。延遲單元14的輸入接收序列Sin。延遲單元16至21串聯連接在延遲線14的輸入和輸出之間。延遲單元的每一個輸出端輸出相應的序列Si。
將控制器回路26用于對在延遲線14中使用的每一個延遲單元的間隔Te進行調整，以滿足關系(1)。控制回路26將延遲線14的輸出與相位檢測器28的輸入相連，并且將延遲線14的輸入與相位檢測器28的另一個輸入相連。相位檢測器28的輸出與低通濾波器30的輸入相連。所述濾波器30的輸出與延遲線14的控制端相連，以根據脈沖Sin和延遲線14的輸出之間的相位差動態地調整間隔Te。
將乘法電路12設計成用于根據以下關系將輸入脈沖序列Sin的頻率與分數比例相乘Fout＝[N/(N-K-F)]*Fin(2)其中Fout是相乘的輸出脈沖序列Sout的平均頻率；K是在
內包括的整數；F是范圍在
的分數；N是在延遲線14中使用的延遲單元的個數；以及*與乘法符號相對應。
乘法電路12具有相位選擇器40，所述相位選擇器40具有與DLL 10的延遲單元的每一個輸出相連的抽頭式連接Ti。每一個抽頭式連接Ti與DLL10的延遲單元的相應輸出相連。為了簡單起見，僅表示了6個抽頭式連接T1至T6。相位選擇器40具有反時針方向的可旋轉指示器R，用于在響應于旋轉命令時來選擇一個抽頭式連接Ti。相位選擇器40具有輸入41以接收旋轉命令，以及輸出42以輸出已相乘的脈沖序列Sout。
電路12具有δ-σ調制器以根據在存儲器46中存儲的控制字來產生旋轉命令。控制字包括關系(2)的整數K和分數F。
參考圖2，調制器44具有輸入50，與存儲器46相連以接收分數F，以及輸入52，與存儲器46相連以接收整數K。調制器44是一階調制器。然而，調制器44可以是更高階調制器。
輸入50與減法器54的正輸入相連。減法器54的輸出與累加器56的輸入相連。累加器56將由減法器54傳輸的值與累加器的前一個值進行累加。累加器56的輸出與量化器58的輸入相連。根據分數F對量化器58進行調整。例如，如果F＝0.25，如果輸入低于0.5量化器則輸出“0”，否則輸出“1”。將量化器58的輸出反饋回減法器54的負輸入。量化器58的輸出還與加法器60的輸入相連。加法器60的另一個輸入與輸入52相連。加法器60的輸出與調制器44的輸出62相連，所述輸出62與相位選擇器40的輸入41相連。通過序列Sout的下降沿對調制器44進行時鐘控制。輸出62在序列Sout的每一個下降沿輸出任一個旋轉命令以旋轉指示器R達到K或K+1。由連續的這些旋轉命令產生的平均旋轉值收斂于值K+F。
將抖動減小電路6設計用于減小序列Sout的相位噪聲。
電路6具有積分器70，用于對序列Sout進行積分；以及比較器72，用于將電路6的輸出與基準電平Vs進行比較，并且用于產生具有已減小的相位噪聲的改進脈沖序列S’out。
積分器70建立離散的鋸齒信號S，由比較器72將其與基準電平VS進行比較。
積分器70具有累加器76以對序列Sout進行數字積分。累加器76在序列Sout的每個下降沿處，將已累加的值遞增與序列Sout的平均時間段Tout成比例的值。累加器76具有輸入以接收序列Sout。平均時間段Tout等于N-K-F。累加器76在每個時間間隔Te處還將已累加的值遞減預定的值。例如，預定值等于“1”。
積分器70包括組合器80，組合器80具有一個輸出82以在Fin*N的頻率處輸出時鐘信號。輸出82與累加器76的時鐘輸入相連。將組合器80設計用于根據由延遲單元16至21的每一個輸出產生的相移信號Si來建立時鐘信號。例如，根據“CMOS DLL-Based 2-V 3.2-ps Jitter 1-GHz ClockSynthesizer and Temperature-compensated Tunable Oscillator”(David J.Foley and Michael P.Flynn，IEEE Journal of Solid-stateCircuits，Vol.36，No.3，2001年3月)的圖9和圖10的教導建立組合器80。
積分器70具有輸入86，以接收將要在累加器76中進行累加的值N-K-F。
積分器70還具有數字模擬線性內插器90，適合于在序列Sout的積分期間對其進行復位。
電路6具有交叉時間間隔檢測器94，以規律地對積分器70進行復位，更具體地，規律地對內插器90進行復位。
參考圖3，檢測器94具有輸入96，以接收由累加器76產生的已數字積分的脈沖序列St。輸入96與偏移電路98的輸入相連，以將信號St轉換為在0附近振蕩的偏移信號S0。偏移電路98具有輸入99以接收值N-K-F。這里，用于將信號St轉換為信號S0的偏移值是(N-K-F)/2。
將選擇器100實現在檢測器94中，以分別選擇剛好在0電平以上或以下的兩個點P1和P2。選擇器100包括兩個存儲器102、104，以分別存儲在當前時間T和前一個時間T-1時的S0的當前值和前一個值。選擇器100具有符號比較器106，以對在存儲器102和104中存儲的值的符號進行比較。如果時間T時的值為負，并且時間T-1時的值為正，那么比較器106觸發一個命令以激活內插器90。否則，比較器106不產生命令，并且當缺少命令時，內插器90自動地保持處于復位狀態。
圖3還示出了內插器90具有與存儲器102和104相連的兩個輸入，以分別接收信號S0的當前值和前一個值。由組合器80對內插器90進行時鐘控制。
電路6(圖1)具有控制字讀取器110，以從乘法電路中讀取在DLL 10中使用的整數值N以及整數K和分數F。
讀取器110與積分器70的輸入86以及偏移電路94的輸入112相連。
現在參考圖4，示出了具有三角脈沖響應的內插器90。內插器90具有兩個輸入120和122，以分別接收信號S0的當前值和前一個值P2、P1(圖3)。另一個輸入124接收由組合器80產生的時鐘信號，輸入126接收由選擇器100產生的激活命令。這些輸入與控制器130相連。控制器130命令電容器對電路132和兩個可調電流源134、135進行充電和放電。
電路32具有包括兩個相對的板(facing plates)142和144的電容器140。板142通過開關146與電流源134相連，并且通過開關148與電流源135相連。板144通過開關150與電流源134相連，并且通過開關152與電流源135相連。開關146至152是在控制器130的控制下可控制的。
電流源134的輸出接地，并且電流源135的輸入與電壓源UVCC相連。
電路132還具有內插器154，在控制器130的控制下將板142接地或與基準電壓Uref相連。
由控制器130控制由電流源134、135產生的電流值。
現在將參考圖5至圖8描述合成器2的操作。
在步驟160中的初始化時，設定了針對脈沖序列Sout的所需平均時間段。例如，將整數K和數F的值保存在存儲器46中。
在步驟162中的發生器4(圖1)的操作期間，DLL 10產生信號S1至S6。這些信號S1至S6根據時間“t”如圖6所示。在該圖時間段，示出了Tin和時間段Te。
在步驟164時，乘法器電路12將具有[N/(N-K)]*Fin的頻率的一個脈沖序列與具有[N/(N-K-1)]*Fin的頻率的一個脈沖序列相乘，以產生具有N/(N-K-F)*Fin的平均頻率的脈沖序列。
更準確地，在出現當前選定信號Si的下降沿時，將選擇器40的指示器R旋轉達到K個抽頭連接的量，以產生具有[N/(N-K)]*Fin的頻率的序列脈沖。類似地，在出現當前選定信號Si的下降沿時，將指示器R旋轉達到K+1個抽頭連接的量，以產生具有[N(N-K-1)]*Fin的頻率的序列脈沖。
因此，通過將旋轉與K和K+1相乘，將脈沖序列Sout的平均頻率設定為[N(N-K-F)]*Fin，其中，分數F確定將旋轉與K和K+1相乘的方式。
為了作為示例，將乘法過程在圖6中用K＝1和F＝0.25示出。如由虛線箭頭170所示，在信號S1的下降沿，將指示器R旋轉1，并且相位選擇器40選擇信號S2。在信號S2的下一個下降沿，將指示器R旋轉1，并且相位選擇器40選擇信號S3，如虛線箭頭171所示。在信號S3的下一個下降沿，將指示器R旋轉2，并且相位選擇器40選擇信號S5，如箭頭172所示。在信號S5的下一個下降沿，將指示器R旋轉1，并且相位選擇器40選擇信號S6，如箭頭173所示。在信號S6的下一個下降沿，將指示器R旋轉1，并且相位選擇器40選擇信號S1。在發生器4工作的同時，連續地重復該選擇過程。在該示例中，省略了信號S4。
由這種旋轉命令的序列產生的相應脈沖序列Sout如圖6的底部所示。序列Sout的兩個下降沿之間的時間間隔當指示器R旋轉1時等于5*Te，并且當指示器R旋轉2時等于4*Te。將序列Sout的兩個連續下降沿之間的時間間隔的這種修改認為是應該有電路6來減小的相位噪聲。
并行地，在階段180中，積分器70對序列Sout進行積分以建立不連續的鋸齒信號S。更準確地，在步驟182中，累加器70建立已數字積分的脈沖序列St。序列St具有收斂于常數的平均值。例如，累加器76在序列Sout的每一個下降沿將已累加的值遞增N-K-F，并且在每一個時間間隔Te將已累加的值遞減1。在每一個時間間隔Te時輸出已累加的值。在其中N＝6，K＝1以及F＝0.25的具體情況下，所得到的信號St如圖7所示。交叉表示形成信號St的離散點。
參考圖7，在信號Sout的第一個下降沿時，將已累加值遞增4.75。在第一時間間隔Te之后，將已累加值遞減到3.75。在第二和第三時間間隔Te之后，分別將已累加值遞減到2.75和1.75。在第四時間間隔Te結束時，將已累加值遞減到0.75。然后，在下一個時間間隔Te期間，將已累加值遞增4.75，并且遞減1，使得所得到的已累加值等于4.5。
如圖7所示，時域中序列Sout的下降沿的位移(如圖6中的圓圈所示)不會改變鋸齒信號St的下降斜率。因此，信號St的下降斜率和基準電平Vref之間的交叉點被恰好等于時間段Tout的時間間隔規律地間隔開。
與信號St的建立并行地，在步驟190時，檢測器94確定已積分脈沖序列與基準電平Vref相交期間的離散時間間隔。
首先，在操作192中，檢測器94將信號St偏移等于基準電平值的量。這里，偏移電路98將信號St偏移等于(N-K-F)/2的值。然后，在操作194期間，選擇器100選擇剛好在0以上和以下的信號S0的兩個點。在操作194器件，比較器106比較存儲在存儲器102和104中的值的符號。如果在存儲器102中保存的值是負的，并且在存儲器104中保存的值是正的，比較器106觸發內插器90的激活。否則，沒有將激活命令發送到內插器90，并且內插器90保持處于復位狀態。
圖7示出了由選擇器100選定的兩個點P1和P2。這些點P1和P2與信號St與基準電平Vref相交期間的離散時間間隔相對應。
在步驟200中(圖5)，當將內插器90激活時，內插器90在兩個選定點P1和P2之間對信號St進行內插，以輸出該線性內插作為模擬信號。
參考圖8，在步驟202中(圖5)，控制器130在第一時間間隔Te期間用正電流I1對電容器140充電。更準確地，在操作202期間，將開關152和146接通，并且將開關148和150斷開，并且控制器130對電流源134進行調整，使得電流I1的強度直接與點P1的值成比例。例如，這里電流I1的強度等于點P1的值。因此，在第一時間間隔Te期間，對電容器140充電，并且在第一時間間隔Te結束時，由內插器90輸出的電壓直接與點P1的值成比例。在第一時間間隔結束時，將開關146和152斷開，并且將開關148和150接通。控制器13還對電流源134進行調整，以獲得放電電流I3。在步驟204中，根據以下關系設定電流I3的強度I3＝I2-I1(3)其中“I1”是減小直到2Te為止的電流I1的強度；以及“I2”是電流I2的強度，與點P2的值直接成比例，并且將其增加到3Te。
電流I1和I2的強度與點P1和P2的值之間的比例分別應該相同。因此，這里，電流I2的強度等于點P2的值。
在第二時間段Te期間，將電容器140從與點P1的值成比例的電壓值放電到與點P2的值成比例的電壓值。信號S的模擬下降斜率如圖7的粗線所示。
在步驟210中，比較器72將信號S與0進行比較。在步驟212中，每次信號S與0相交時，比較器72觸發上升沿。因此，比較器72建立了輸出脈沖序列S’out，具有Fout的頻率和與Sout的相位噪聲相比減小的相位噪聲。
在步驟220中，在內插步驟200結束時，積分器70自動地切換到復位狀態220。更準確地，在狀態220中，將電容器140完全地放電。例如，控制器130斷開開關148和152，接通開關146和150，并且對斷路器154進行開關以將電容器140的兩個板142和144接地。在復位狀態期間，禁用電流源134。
因為在每一個周期期間對積分器70進行復位，電路6從一個周期到另一個周期不對積分錯誤進行累積。由于相同的原因，不需要脈沖序列Sout具有相同長度，如WO 97/30516中描述的設備所要求的那樣。
此外，因為從頻率發生器中直接讀取脈沖序列Sout的平均時間段值并且不進行計算，電路6比WO 97/30516中的電路快。
許多附加實施例是可能的。例如，可以將發生器4用使用直接數字合成代替數字鎖定回路的發生器來代替。給出用于產生已數字積分的脈沖序列的值“1”和“N-K-F”僅為了說明的目的。可以選擇其他值，只要為已數字積分的脈沖序列的平均值收斂于常數值。
在另一個實施例中，可以取消偏移電路98。在該另一個實施例中，比較器106應該適合于確定基準電平VS以上或以下的值。在該實施例中，比較器72使用的基準電平Vref不等于0。
可以用其他電路結構實現數字模擬線性內插器90的功能。例如，可以用相位內插器來代替內插器90。相位內插器在信號S與基準電壓VS相交時直接產生上升沿，所以在該實施例中取消了比較器72。
權利要求
1.一種抖動減小電路，用于減小脈沖序列中的相位噪聲，所述電路包括可復位積分器(70)，用于對脈沖序列進行積分；比較器(72)，用于將已積分脈沖序列與基準電平進行比較，并且用于產生具有已減小相位噪聲的已改進脈沖序列；以及交叉時間間隔檢測器(94)，配置成用于確定已積分脈沖序列與基準電平相交期間的離散時間間隔，并且用于在兩個連續確定的離散時間間隔之間對所述積分器進行復位。
2.根據權利要求1所述的電路，其中，積分器包括累加器(76)，適用于由連續的離散點產生已數字積分的脈沖序列，所述已數字積分的脈沖序列包括具有斜坡的鋸齒信號的形狀，并且其中，交叉時間間隔檢測器包括選擇器(100)，適用于在已數字積分的脈沖序列的每一個斜坡中選擇基準電平以上的一個點和基準電平以下的一個點，這些點與離散時間間隔的邊界相對應。
3.根據權利要求2所述的電路，其中，積分器包括數字模擬線性內插器(90)，用于在兩個選定點之間對已數字積分的脈沖序列進行內插，并且輸出線性內插的結果作為模擬信號。
4.根據權利要求3所述的電路，其中，線性內插器具有三角形脈沖響應。
5.根據權利要求3或4所述的電路，其中，內插器包括電容器(140)和可調電流源(134)，以便采用具有與選定點之間的差成比例的值的電流對所述電容器進行充電或放電。
6.根據權利要求5所述的電路，其中，內插器包括開關，以便將電容器連接到基準電壓，從而對內插器進行復位。
7.根據任一前述權利要求所述的電路，其中，所述電路包括讀取器(110)，用于讀取已改進脈沖序列的平均頻率，以及積分器，適合于使用讀取值來對脈沖序列進行積分。
8.一種頻率合成器，包括頻率發生器(4)，包括控制字以固定已產生的脈沖序列的平均頻率；以及根據任一前述權利要求所述的抖動減小電路(6)，用于減小已產生的脈沖序列的相位噪聲，其中，所述抖動減小電路適合于讀取控制字，并且適合于使用所述控制字以對已產生的脈沖序列進行積分。
9.根據權利要求8所述的合成器，其中，頻率發生器包括延遲鎖定回路(10)，所述延遲鎖定回路(10)具有多個延遲單元以移動初始脈沖序列的相位，每一個延遲單元均具有輸出，并且其中，所述抖動減小電路包括與所述延遲單元的每一個輸出相連的組合器(80)，以產生比初始脈沖序列的頻率高N倍的頻率的時鐘信號，以對所述抖動減小電路的累加器進行時鐘控制，N是嚴格大于1的整數。
10.一種操作根據權利要求1至7任一項所述的抖動減小電路的方法，其中，所述方法包括步驟(190)，在已積分脈沖序列與基準電平相交期間確定離散的時間間隔；以及步驟(220)，在連續地確定的兩個離散時間間隔之間對所述積分器進行復位。
全文摘要
公開了一種抖動減小電路，用于減小脈沖序列中的相位噪聲，所述電路包括可復位積分器(70)，用于對脈沖序列進行積分；比較器(72)，用于將已積分脈沖序列與基準電平進行比較，并且用于產生具有已減小相位噪聲的已改進脈沖序列；交叉時間間隔檢測器(94)，配置用于確定已積分脈沖序列與基準電平相交期間的離散時間間隔，并且用于在兩個連續確定的離散時間間隔之間對所述積分器進行復位。
文檔編號H03L7/08GK101065900SQ200580040517
公開日2007年10月31日 申請日期2005年11月10日 優先權日2004年11月26日
發明者帕斯卡·菲利普 申請人:皇家飛利浦電子股份有限公司