專利名稱:高性能低時鐘信號擺幅主從型d觸發器的制作方法
技術領域:
“高性能低時鐘信號擺幅主從型D觸發器”直接應用的技術領域是采用低時鐘信號擺幅驅動的低功耗低延時觸發器電路設計。所提出電路是一類適用于低擺幅時鐘信號網絡技術的低功耗D觸發器電路單元。
背景技術:
隨著集成電路規模和復雜性的日益增大,集成電路的功耗和散熱問題越來越得到工業界和學術界的重視。基于目前的集成電路設計風格,在大規模數字電路系統中,時鐘網絡消耗的能量占整個電路總耗能的比例一直居高不下;其中,時鐘網絡的功耗主要消耗在時鐘互連線和時序電路單元(觸發器Flip-Flop)上,并且二者的功耗比例有不斷增加的趨勢(見文獻David E.Duarte,N.Vijaykrishnan,and Mary Jane Irwin,“A Clock Power Model toEvaluate Impact of Architectural and Technology Optimizations”,IEEE Transactions on VeryLarge Scale Integration(VLSI)Systems,vol.10,no.6,pp.844-855,December 2002.)。
CMOS集成電路的功耗來源由動態功耗、靜態功耗、短路電流功耗和泄漏電流功耗組成。其中動態功耗占主要部分。在一定電路性能約束下,CMOS集成電路某節點的動態功耗PDynamic是該節點負載電容CL、電源電壓VDD和該節點的電壓擺幅Vswing的函數,即PDynamic=CLVDDVswingfα(1)其中,f為電路的工作頻率,α為信號活性。從式(1)中可見,減小α、CL、VDD和VSwing均可以減小電路的動態功耗。時鐘信號線網具有大互連線寄生電容和高信號活性,因此通過降低時鐘互連線網的電壓信號擺幅VSwing可以減小時鐘互連線上消耗的能量。觸發器電路單元廣泛應用于集成電路設計。如圖1所示是觸發器電路單元示意圖。如圖2所示為廣泛應用在數字電路標準單元庫設計中的傳統的觸發器電路單元基本電路結構,這里以VeriSilicon 0.15μm工藝數字標準單元庫中互補輸出,上升沿觸發的掃描測試觸發器電路單元FFDHD1X為例說明(見文獻“SPICE Model of 0.15um Generic(1.5V/3.3V)1P7M Process”Document numberGSMC_L015S7G0_SPI_V_1.3 &“VeriSilicon GSMC 0.15μm High-Density Standard CellLibrary Databook”)。這種電路結構的主要特點是電路結構比較簡單,但是不適合低時鐘信號擺幅時鐘網絡系統的設計,同時由于每一次時鐘信號翻轉都會引起電路內部節點的翻轉,電路功耗比較大。H.Kawaguchi提出一種可以采用低電壓擺幅時鐘信號驅動的觸發器電路RCSFF(見文獻H.Kawaguchi and T.Sakurai“A Reduced Clock-Swing Flip-Flop(RCSFF)for63% Power Reduction,IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.33,NO.5,MAY1998,PP.807-811.),但是這種電路的問題是在每一次時鐘信號低電平時,都會對電路內部節點預充電,會造成額外的能量消耗。在RCSFF電路的基礎上,Y.Zhang提出一種條件預充結構的低電壓擺幅時鐘信號驅動的觸發器電路SAFF_CP(見文獻Y.Zhang,H.Yang,and H.Wang,“Low clock-swing conditional-precharge flip-flop for more than 30% power reduction,”Electron.Lett.,vol.36,no.9,pp.785-786,Apr.2000.),如圖3所示。這種觸發器電路的最大特點是除了保持能夠工作在低電壓擺幅條件下;同時,如果觸發器電路輸入端在時鐘信號低電平時保持不變,電路不會在時鐘信號低電平期間對其內部節點預充電。這一技術的采用,極大的降低了觸發器電路本身的功耗。但是,SAFF_CP電路存在的問題是,在采用低擺幅時鐘信號驅動時,在CK高電平期間不能使MP1和MP2完全關斷而造成泄漏電流的存在,而且在深亞微米技術下,提高襯底偏置(Vwell)以提高晶體管的閾值電壓減小泄漏的方式不再適用。同時,低擺幅的時鐘信號使得MN1的延時成倍增加,引起電路的延時增大,使得此電路電源不適合應用于生產。
發明內容
本發明的目的是提出一種采用單一電源供電,能夠適用于低擺幅時鐘信號驅動的主從型D觸發器,能夠達到較好的延時和較低的功耗,如圖4所示。
本發明的特征之一在于該D觸發器含有反相器,用于對低擺幅時鐘信號CLK進行反相,該反相器包括PMOS管MP2,該管的源極和襯底接電源Vdd,而柵極和漏極接在一起;PMOS管MP1,該管的源極和所述MP2管的柵極、漏極接在一起,而該管的襯底接電源Vdd,該管的柵極接時鐘信號CLK;NMOS管MN3,該管的源極和所述MP1管的漏極相連,該管的柵極、襯底都接地,而柵極接所述時鐘信號CLK;觸發驅動電路,包括NMOS管MN5襯底接地;NMOS管MN6襯底接地,而漏極和所述MN5管的漏極相連;第1反相器X1,輸入端接所述MN5管的柵極后構成該D觸發器的輸入端D,而該反相器X1的輸出端接所述MN6管的柵極;NMOS管MN1,該管的襯底、漏極都接地,而源極接所述MN6管的漏極,該MN1管的柵極和所述MP1管的漏極相連;反向并聯的兩個反相器第2反相器X2和第3反相器X3,該反相器X2的輸出端接所述MN6管的源極,而該反相器X2的輸入端接所述MN5管的源極;從動式觸發電路,包括NMOS管MN7,該管的襯底接地,而柵極接所述第2反相器X2的輸出端,標記為SALATCH_P端;
NMOS管MN8,該管的襯底接地,而柵極接所述第2反相器X2的輸入端,標記為SALATCH_N端;NMOS管MN2,該管的襯底、漏極都接地,柵極接所述時鐘信號CLK,而源極同時接所述MN7、MN8兩管的漏極;反向并聯的兩個反相器第4反相器X4和第5反相器X5,該反相器X5的輸出端和所述MN8管的源極相連,標記為QNI端,該反相器X5的輸入端和所述MN7管的源極相連,標記為QI端;輸出反相器X6,該反相器X6的輸入端接所述QI端,而輸出端輸出該D觸發器的輸出信號Q;輸出反相器X7,該反相器X7的輸入端接所述QNI端,而輸出端輸出該D觸發器的另一個輸出信號QN;本發明的特征之二在于兩組交叉連接的PMOS管MP3和MP4,以及MP5和MP6代替了原來所述的兩組反向并聯反相器,反相器X2和反相器X3,以及反相器X4和反相器X5;所述MP3管的柵極接所述SALATCH_P端,漏極接SALATCH_N端,而該管的源極和襯底相連后接電源Vdd;所述MP4管的柵極接所述SALATCH_N端,漏極接SALATCH_P端,而該管的源極和襯底相連后接電源Vdd;所述MP5管的柵極接所述QNI端,漏極接QI端,而該管的源極和襯底相連后接電源Vdd;所述MP6管的柵極接所述QI端,漏極接QNI端,而該管的源極和襯底相連后接電源Vdd。
本發明的特征之三在于NMOS管MN4代替了原來所述的PMOS管MP2,該管的柵極和源極都接電源,襯底接地,而該管的漏極和所述MP1管的源極接在一起,作為上拉管通過其閾值損失降低所述由MN4管、MP1管,MN3管構成反相器的供電電壓。
本發明的特征之四在于NMOS管MN4代替了原來所述的PMOS管MP2,該管的柵極、源極、襯底都接電源,而該管的漏極和所述MP1管的源極接在一起,形成PN結,以降低所述由MN4管、MP1管、MN3管構成反相器的供電電壓。
本發明的有益效果是與傳統的數字標準單元觸發器電路FFDHD1X,RCSFF觸發器電路和SAFF_CP觸發器電路比較,本發明專利提出的LCSFF_MS觸發器同時具有如下性能優勢在單一電源供電的情況下,可以采用低擺幅時鐘信號驅動減小時鐘網絡的功耗,并且觸發器單元本身的功耗較小,在相同的測試條件下,可以節省高于20%的功耗。并且電路采用主從型結構,管子的數目較少,而且建立時間可以為負,延時較小,可以達到傳統觸發器全擺幅時鐘信號驅動的延時性能。所提出的電路技術非常適合作為數字電路標準單元并應用在低功耗集成電路設計中。
圖1.觸發器電路單元示意圖,D為數據信號輸入端,CLK為時鐘信號輸入端,Q和Qb為互補信號輸出端;圖2.VeriSilicon 0.15um工藝數字標準單元庫中互補輸出且上升沿觸發的觸發器電路單元FFDHD1X電路結構圖;圖3.SAFF_CP觸發器電路結構圖;圖4.本發明所述的LCSFF_MS觸發器電路結構圖;圖5.本發明所述的LCSFF_MS_LT觸發器電路結構;圖6.本發明所述的LCSFF_MS_NMOS觸發器電路結構;圖7.本發明所述的LCSFF_MS_PN觸發器電路結構。
具體實施例方式
本發明解決其技術問題的技術方案是本發明提出的高性能低時鐘信號擺幅主從型D觸發器LCSFF_MS,如圖4所示。LCSFF_MS觸發器同時具有可以采用低擺幅時鐘信號驅動和采用主從型結構減小觸發器電路本身延時和功耗的特點。相對于SAFF_CP觸發器電路,此結構可以具有負的建立時間和較小的延時,更適合應用于低功耗集成電路的設計。
LCSFF_MS觸發器采用低擺幅時鐘信號驅動,可以有效的減小互連時鐘線網上的功耗。同時,觸發器電路采用主從型結構,建立時間可以為負,可以達到傳統觸發器FFDHD1X全擺幅時鐘驅動時的延時性能。另外,電路內部的翻轉較少,結構簡單,本身的功耗較小。
MP1、MN3和MP2組成一個可以對低擺幅信號進行反相的反相器,MP2作為有源負載有分壓作用,使得VddL=Vdd-Vds,那么相當于MP1和MN3組成一個由VddL作為電源的反相器,可以使得其在對半擺幅的CLK信號反相時,泄漏功耗較小。這樣也就實現了電路只用一個電源供電而實現低擺幅時鐘信號驅動,避免了兩個電源的存在給觸發器單元電路制作帶來的困難。電路工作原理如下CLK為低電平時,MN1導通,MN2截止;如果此時D為高電平,則MN5導通,MN6截止,使得SALATCH_N和SALATCH_P分別被置為低電平和高電平。當時鐘CLK上升沿到來時,MN1截止,MN2導通;此時根據SALATCH_N和SALATCH_P的狀態MN7導通,MN8截止,使得QI和QNI分別被置為低電平和高電平,因此Q翻轉為高電平,QN為低電平。D為低電平的情況與此類似,這樣此電路就實現了上升沿觸發的D觸發器功能。
相似電路結構本發明所述的主從型觸發器結構中每一級用兩個反相器進行兩個節點的互補置位,實現同樣功能還可以采用PMOS管構成的反饋結構,如圖5所示LCSFF_MS_LT,用較少的晶體管實現了同樣的功能。與圖4所示電路原理類似,當電路使得SALATCH_N或SALATCH_P被下拉到低電平時,柵極與其相接的PMOS管導通,將另一個節點置為高電平,QI和QNI與此類似,從而實現與圖4電路相同的功能。與圖4所示電路相比,此結構所用晶體管數目更少,其節點的負載較小,亞穩態周期更短,功耗和延時性能都有所改善。
此主從型觸發器實現低擺幅時鐘信號驅動的結構上的主要特點是使用了PMOS管作為有源負載分壓來降低反相器的供電電壓,為降低電壓還可以采用NMOS管上拉閾值損失(LCSFF_MS_NMOS)或者采用PN結的方式(LCSFF_MS_PN),如圖6和圖7所示。
LCSFF_MS_NMOS如圖6所示。虛線框中,MN4的柵極接到電源Vdd,作為上拉,會有一個閾值損失(Vth),使得VddL=Vdd-Vth。而圖7所示的LCSFF_MS_PN中,MN4的襯底和柵極都接到電源Vdd形成PN結的形式,也可以達到降低反相器供電電壓的目的。這兩個電路其余部分結構以及其工作原理與LCSFF_MS相同,都具有能夠被低擺幅時鐘信號驅動和較低的電路延時的特點。
三個電路相比氣延時性能幾乎相同,不過LCSFF_MS_PN功耗相對要大一些。而LCSFF_MS與LCSFF_MS_NMOS相比,后者的MP1管子襯底接到VddL,這樣在版圖設計時MP1的阱區需要單獨畫,會增加版圖的面積;另外,上面采用N管也不方便與版圖的設計。而LCSFF_MS克服了這兩個問題,MP1和MP2串連而且襯底都接在Vdd方便于版圖設計,而功耗和延時的性能與LCSFF_MS_NMOS基本相同。
對于觸發器電路還存在亞穩態效應,當輸入數據信號D在距離時鐘信號上升沿很近處發生跳變時,會引起從時鐘信號CLK到輸出端Q或者Qb的延時大大增加,定義觸發器電路的建立時間與增加的延時之和為亞穩態時間,亞穩態時間與一般情形下電路的延時之和為電路的總延時。這種定義下的總延時相當于電路運行處于臨界狀態的數據,則其數值對電路的參數比較敏感,而且沒有較明確的規律。工業界一般看重的是電路運行比較正常的情況下定義的總延時,其定義方式如下輸入數據D信號在距離時鐘信號很遠的地方發生跳變,則其CLK到輸出Q或者Qb的延時不受亞穩態效應的影響,此時CLK到輸出Q的延時定義為靜態延時,將靜態延時增加5%,定義為延時(Delay);當CLK到輸出Q的延時等于Delay的數據時所對應的輸入信號D到CLK的距離定義為亞穩態周期(Tmp);亞穩態周期和此時延時的和定義為總延時(即Total Delay=Tmp+Delay,此種定義下的總延時下文中用Total Delay表示)。由于Total Delay是定義在電路運行相對正常情況下的數據指標,其數值對電路的參數相對穩定,更能說明電路的性能。通過電路的仿真結果可以發現,本發明提出的觸發器LCSFF_MS有比較優越的建立時間和亞穩態時間性能。
本發明的必要技術特征是首先,電路在單一電源供電的情況下可以采用低擺幅時鐘信號驅動,有效的降低了時鐘網絡系統中消耗在時鐘互連線網上的功耗。其次,觸發器電路中減少了時鐘控制的晶體管數目,電路內部節點的充放電較少,與傳統觸發器相比可降低25%的功耗。最后,電路采用主從型結構易于修改成下降沿觸發器,而且建立時間可以為負,同時由于在時鐘上升沿時只需要經過一級鎖存電路而降低了電路的延時,在半擺幅時鐘信號驅動下可以達到傳統觸發器全擺幅時鐘驅動的延時性能。
為了比較本發明所提出的LCSFF_MS、LCSFF_MS_NMOS和LCSFF_MS_PN觸發器相對于傳統的觸發器電路FFDHD1X和觸發器SAFF_CP的性能特點,我們采用VeriSilicon1.5-V 0.15μm工藝,使用電路仿真工具HSPICE對兩種電路結構進行了仿真比較分析。
表1所示為六種觸發器電路管子數目和動態功耗數據比較。電路動態功耗仿真中時鐘信號輸入CLK為100MHz,50%占空比方波信號(FFDHD1X0V-1.5V;其余五種電路0V-0.75V)。數據信號輸入D為20MHz,50%占空比方波信號(0V-1.5V)。觸發器電路輸出端接20fF電容負載。其中Q Loaded,Qb Empty代表Q輸出端接20fF電容負載,其互補輸出端Qb空載(即不接負載)。Qb Loaded,Q Empty代表Qb輸出端接20fF電容負載,而Q輸出端空載。動態功耗數據單位為微瓦特(uW)。表1B為本發明所述的觸發器與傳統觸發器FFDHD1X相比所節省的功耗比例。
表1A觸發器管子數目和動態功耗比較
表1B與FFDHD1X相比節省功耗比例
表2A、表2B、表2C、表2D、表2E和表2F所示為六種觸發器電路Total Delay性能的比較,其可以說明電路的亞穩態周期和靜態延時。其中FFDHD1X電路的時鐘信號為0V-1.5V,其余五種電路為0V-0.75V。除此以外,六種觸發器電路采用相同的電路配置,輸入信號轉換時間為0.05ns,互補輸出端Q和Qb負載為0.02pF。RISE和FALL分別表示輸出信號上升沿和輸出信號下降沿;setup time、Tmp、Delay(105)和Total Delay都是在上述定義下Q輸出端的數據指標。延時數據單位是皮秒(ps)。
表2A傳統觸發器延時性能FFDHD1X unitps
表2B SAFF_CP延時性能SAFF_CP unitps
表2C本發明所述LCSFF_MS延時性能LCSFF_MS unitps
表2D本發明所述LCSFF_MS_NMOS延時性能LCSFF_MS unitps
表2E本發明所述LCSFF_MS_PN延時性能LCSFF_MS_PN unitps
表2F本發明所述LCSFF_MS_LT延時性能LCSFF_MS_LT unitps
由上述數據的比較可以看出,本發明所述的觸發器結構與傳統的數字標準單元的相應結構相比,其可以用低擺幅時鐘信號驅動,除了可以降低時鐘互連線的功耗以外,其觸發器單元本身在功耗上也有較大的優勢。與條件預充的低擺幅觸發器SAFF_CP相比,具有較好的延時性能,其建立時間可以為負,亞穩態周期小,Total Delay性能較好。具有這些性能的優勢使得其很適合應用于低功耗數字大規模集成電路中。
權利要求
1.功耗低、延時小的低時鐘信號擺幅主從型D觸發器,其特征在于,該D觸發器含有反相器,用于對低擺幅時鐘信號CLK進行反相,該反相器包括PMOS管(MP2),該管的源極和襯底接電源Vdd,而柵極和漏極接在一起;PMOS管(MP1),該管的源極和所述(MP2)管的柵極、漏極接在一起,而該管的襯底接電源Vdd,該管的柵極接時鐘信號CLK;NMOS管(MN3),該管的源極和所述(MP1)管的漏極相連,該管的柵極、襯底都接地,而柵極接所述時鐘信號CLK;觸發驅動電路,包括NMOS管(MN5)襯底接地;NMOS管(MN6)襯底接地,而漏極和所述(MN5)管的漏極相連;第1反相器(X1),輸入端接所述(MN5)管的柵極后構成該D觸發器的輸入端D,而該反相器(X1)的輸出端接所述(MN6)管的柵極;NMOS管(MN1),該管的襯底、漏極都接地,而源極接所述(MN6)管的漏極,該(MN1)管的柵極和所述(MP1)管的漏極相連;反向并聯的兩個反相器第2反相器(X2)和第3反相器(X3),該反相器(X2)的輸出端接所述(MN6)管的源極,而該反相器(X2)的輸入端接所述(MN5)管的源極;從動式觸發電路,包括NMOS管(MN7),該管的襯底接地,而柵極接所述第2反相器(X2)的輸出端,標記為(SALATCH_P)端;NMOS管(MN8),該管的襯底接地,而柵極接所述第2反相器(X2)的輸入端,標記為(SALATCH_N)端;NMOS管(MN2),該管的襯底、漏極都接地,柵極接所述時鐘信號CLK,而源極同時接所述(MN7)、(MN8)兩管的漏極;反向并聯的兩個反相器第4反相器(X4)和第5反相器(X5),該反相器(X5)的輸出端和所述(MN8)管的源極相連,標記為(QNI)端,該反相器(X5)的輸入端和所述(MN7)管的源極相連,標記為(QI)端;輸出反相器(X6),該反相器(X6)的輸入端接所述(QI)端,而輸出端輸出該D觸發器的輸出信號Q;輸出反相器(X7),該反相器(X7)的輸入端接所述(QNI)端,而輸出端輸出該D觸發器的另一個輸出信號QN。
2.根據權利要求1所述的功耗低、延時小的低時鐘信號擺幅主從型D觸發器,其特征在于兩組交叉連接的PMOS管(MP3)和(MP4),以及(MP5)和(MP6)代替了原來所述兩組反向并聯反相器,反相器(X2)和反相器(X3),以及反相器(X4)和反相器(X5);所述(MP3)管的柵極接所述(SALATCH_P)端,漏極接(SALATCH_N)端,而該管的源極和襯底相連后接電源Vdd;所述(MP4)管的柵極接所述(SALATCH_N)端,漏極接(SALATCH_P)端,而該管的源極和襯底相連后接電源Vdd;所述(MP5)管的柵極接所述(QNI)端,漏極接(QI)端,而該管的源極和襯底相連后接電源Vdd;所述(MP6)管的柵極接所述(QI)端,漏極接(QNI)端,而該管的源極和襯底相連后接電源Vdd。
3.根據權利要求1所述的功耗低、延時小的低時鐘信號擺幅主從型D觸發器,其特征在于NMOS管(MN4)代替了原來所述的PMOS管(MP2),該管的柵極和源極都接電源,襯底接地,而該管的漏極和所述(MP1)管的源極接在一起,作為上拉管通過其閾值損失降低所述由(MN4)管、(MP1)管,(MN3)管構成反相器的供電電壓。
4.根據權利要求1所述的功耗低、延時小的低時鐘信號擺幅主從型D觸發器,其特征在于NMOS管(MN4)代替了原來所述的PMOS管(MP2),該管的柵極、源極、襯底都接電源,而該管的漏極和所述(MP1)管的源極接在一起,形成PN結,以降低所述由(MN4)管、(MP1)管、(MN3)管構成反相器的供電電壓。
全文摘要
本發明屬于D觸發器設計技術領域,其特征在于,該觸發器包括用于對低擺幅時鐘信號進行反相的反相器,使用PMOS管柵極與漏極接在一起構成有源負載以降低反相器的供電電壓,也可用NMOS管上拉,或者PN結方式;觸發驅動電路,它設有一個與該反相器輸出端相連的時鐘信號輸入端以及觸發信號輸入端;從動型觸發電路,它的觸發驅動信號輸入端與該觸發驅動電路的輸出端相連,它的時鐘信號輸入端與該反相器的輸入端相連;在時鐘信號上升沿到來時,從動型觸發電路就翻轉,使正確的信號輸出。該D觸發器具有能夠被低擺幅時鐘信號驅動、功耗低、延時小、結構簡單的優點。
文檔編號H03K3/037GK1741381SQ20051008643
公開日2006年3月1日 申請日期2005年9月16日 優先權日2005年9月16日
發明者楊華中, 高紅莉, 喬飛, 汪蕙 申請人:清華大學