脈寬調制電路的制作方法

            文檔序號:7509245閱讀:287來源:國知局
            專利名稱:脈寬調制電路的制作方法
            技術領域
            本發明涉及根據輸入數據來調制脈寬的脈寬調制電路。
            背景技術
            具有激光的激光束打印機(LBP)和數字復印機因其高分辨率、靜音和高速度特征而得到廣泛使用。脈寬調制(PWM)是用于控制這些設備中的打印色調的主要技術。脈寬調制通過脈寬來控制每一個打印點的色調或密度。
            主要有用于現有脈寬調制的兩個系統計數器和延遲。例如,在日本未核專利公開No.56-69929(Imai等人)中公開了計數器系統。在計數器系統中,計數器對參考時鐘進行計數,并且比較器對計數值和數字脈沖數據值或輸入數據進行比較。當兩個數據匹配時,系統改變PWM輸出。
            另一方面,例如在日本未核專利公開No.06-177723(Oshima)中公開了延遲系統。該延遲系統將參考時鐘輸入到延遲電路,從延遲電路輸出的多個延遲信號中選擇與數字脈沖數據值相對應的一個,并且改變PWM輸出。
            不過,用于現有脈寬調制電路的計數器系統和延遲系統存在難以得到高速度和高精度操作的問題。
            例如,產生100MHz、8位分辨率PWM脈沖的情況如下。在這種情況下,當將分辨率轉換成時間時,為1s/100MHz/28≈40ps。這表明,在計數器系統中有必要使計數器電路以tCK=40ps或更短的時鐘周期來工作,以及在延遲系統中有必要使組成延遲電路的每一個單元級中的延遲時間為40ps或更短。目前的CMOS技術很難實現這種性能。
            通過交替處理可以放寬對40ps的限制。不過,這樣會增加在交替中的分隔個數,這產生了諸如每一級中電路尺寸和相對變化增大等新問題。

            發明內容
            根據本發明,提供一種脈寬調制電路,包括多相位時鐘生成裝置,用于根據參考時鐘來生成多相位時鐘信號;以及脈寬調制信號生成裝置,用于根據輸入數據和由多相位時鐘生成裝置生成的多相位時鐘信號來生成脈寬調制信號。多相位時鐘生成裝置包括鎖相環電路,并且通過對由鎖相環電路生成的中間時鐘信號進行相位插值來生成多相位時鐘信號。由于多相位時鐘信號是由相位插值操作以及鎖相環電路的操作來生成的,因此該結構可實現高速度和高精度的操作。


            從下面結合附圖的講述中,本發明的上述和其他目的、優點和特點更加清楚,其中圖1為框圖,示出了本發明的脈寬調制電路;圖2為框圖,示出了本發明的多相位時鐘生成電路;圖3為電路圖,示出了本發明的相位插值電路;圖4為電路圖,示出了本發明的相位插值電路的一個單元;圖5為時序圖,示出了本發明的相位插值電路的操作;圖6為信號波形圖,示出了從本發明的多相位時鐘生成電路輸出的多相位時鐘信號;圖7為框圖,示出了本發明的同步位置檢測電路;圖8為框圖,示出了本發明的第一同步判別電路的結構例子;圖9為框圖,示出了現有多相位時鐘選擇電路的結構例子;
            圖10為框圖,示出了本發明的一個多相位時鐘選擇電路;圖11為電路圖,示出了本發明的多相位時鐘選擇電路中的選擇器的整體結構;圖12為電路圖,示出了本發明的多相位時鐘選擇電路中的選擇器的一個單元的結構;圖13為框圖,示出了本發明的多相位時鐘選擇電路;圖14為框圖,示出了本發明的脈寬調制信號生成電路;圖15為時序圖,示出了本發明的脈寬調制信號生成電路的操作;圖16為本發明的脈寬調制信號生成電路中所包括的AND-OR復合門電路的真值表;以及圖17是時序圖,示出了本發明的脈寬調制信號生成電路的整個操作。
            具體實施例方式
            現在將參考示意性實施例在此說明本發明。本領域的技術人員都知道,使用本發明的講述還可以實現許多可選實施例,并且本發明并不限于用于解釋目的的實施例。
            本發明的脈寬調制電路用于例如激光輸出調制。圖1示出了本發明的脈寬調制電路的整體結構。該脈寬調制電路包括多相位時鐘生成電路2、同步位置檢測電路3、數字脈沖數據信號處理電路4、多相位時鐘(CLK)選擇電路5,以及脈寬調制(PWM)信號生成電路6。多相位時鐘生成電路2連接到參考時鐘輸入端1、同步位置檢測電路3和多相位CLK選擇電路5。同步位置檢測電路3連接到數字脈沖數據信號處理電路4和多相位CLK選擇電路5。數字脈沖數據信號處理電路4連接到數字脈沖數據輸入端7和多相位CLK選擇電路5。多相位CLK選擇電路5連接到PWM信號生成電路6和輸出端8。
            將參考時鐘通過輸入端1輸入到多相位時鐘生成電路2。多相位時鐘生成電路2根據輸入參考時鐘來生成多相位時鐘信號,并且將信號輸出到同步位置檢測電路3和多相位CLK選擇電路5。在本發明中,多相位時鐘生成電路2通過對由鎖相環電路生成的中間時鐘信號進行相位插值來生成多相位時鐘信號。如果分辨率為8位,則多相位時鐘信號包括256(=28)個時鐘相位。本實施例的多相位時鐘生成電路2包括32相位輸出壓控振蕩器(VCO)電路21和256相位輸出相位插值電路22。
            同步位置檢測電路3接收從多相位時鐘生成電路2輸出的多相位時鐘信號和作為參考信號的水平同步信號。同步位置檢測電路3檢測多相位時鐘信號的哪一個時鐘與水平同步信號是同步的。表示同步位置的檢測結果的同步位置檢測信號被輸出到數字脈沖數據信號處理電路4和多相位CLK選擇電路5。
            數字脈沖數據信號處理電路4接收作為輸入數據的數字脈沖數據和從同步位置檢測電路3輸出的同步位置檢測信號。為了使PWM脈沖與水平同步信號同步,數字脈沖數據信號處理電路4根據同步位置檢測結果將輸入數字脈沖數據轉換成PWM脈沖上升信息和下降信息。包含有上升信息和下降信息的信號被輸出到多相位CLK選擇電路5。
            例如,當與256相位時鐘CLKIP{255:0}中的CLKIP{200}同步輸出PWM脈沖時,如果輸入用于輸出具有對于周期中心的周期寬度為100/256的PWM脈沖的脈沖數據,則上升信息和下降信息的計算如下上升信息={(256/2)-(100/2)+200}mod256=22下降信息={(256/2)+(100/2)+200}mod256=122在以上計算中,“mod”表示除法的余數。
            這表明當CLKIP{200}至{255}到{0}至{200}構成一個周期時,生成在CLKIP{22}處上升和在CLKIP{122}處下降的PWM脈沖。本領域技術人員使用邏輯合成等很容易實施執行該處理的算術電路,在此不對其進行講述。
            多相位CLK選擇電路5接收從多相位時鐘生成電路2輸出的多相位時鐘信號、從同步位置檢測電路3輸出的同步位置檢測信號,以及從數字脈沖數據信號處理電路4輸出的包含有上升信息和下降信息的信號。多相位CLK選擇電路5根據上升信息和下降信息從包含在多相位時鐘信號中的信號中選擇任意時鐘。所選的時鐘或所選的時鐘信號被輸入到PWM信號生成電路6。
            PWM信號生成電路6從多相位CLK選擇電路5接收所選的時鐘信號。PWM信號生成電路6根據所選的時鐘信號來生成脈寬調制信號或PWM脈沖。脈寬調制信號是用于調制例如激光輸出的信號。
            下面更加詳細地講述每一個電路的結構和操作。
            圖2示出了多相位時鐘生成電路2的結構例子。本發明的多相位時鐘生成電路2使用鎖相環(PLL)電路和相位插值電路的組合來作為產生多相位時鐘信號的裝置。只使用PLL電路的振蕩器來產生256相位時鐘難以實現高速度操作。另一方面,只使用相位插值電路來產生256相位時鐘由于制造變化會引起尺寸增大和精度下降。因此該實施例組合使用了兩個電路。
            多相位時鐘生成電路2包括相位比較器201、電荷泵電路202、濾波器203、壓控振蕩器(VCO)電路204、相位插值電路205、輸出緩存206和延遲電路207。
            相位比較器201接收參考時鐘。它對參考時鐘和通過延遲電路207輸入的信號的相位進行比較,并且生成相差脈沖信息。電荷泵電路202將相位比較器201中生成的相差脈沖信息轉換成電流信息。
            從電荷泵電路202輸出的信號通過濾波器203進行過濾,然后輸入到VCO電路204。VCO電路204具有根據輸入信號而變化的振蕩頻率并且生成中間時鐘信號。在該例子中,它生成32相位中間時鐘信號。VCO電路204是由其中串連連接了32級差分放大器并且最后一級的輸出被反相并被輸入到最初一級的環形振蕩器組成。串聯連接的32級差分放大器的輸出為32相位中間時鐘信號。在日本專利No.3512676中公開了該VCO電路。
            在VCO電路204中生成的中間時鐘信號被輸入到相位插值電路205。相位插值電路205根據中間時鐘信號生成多相位時鐘信號。本實施例依次生成多相位時鐘信號從32相位中間時鐘信號到64相位時鐘信號,然后從64相位時鐘信號到128相位時鐘信號,以及最后從128相位時鐘信號到256相位時鐘信號CLKIP{0}到CLKIP{255}。
            256個相位的多相位時鐘信號通過輸出緩存206被輸出。在多相位時鐘信號中,信號CLKIP{0}在被延遲電路207延遲之后被反饋并且被輸入到相位比較器201。
            下面來詳細講述相位插值電路205的結構。相位插值電路205也被稱為時差分割電路(time difference dividing circuit)或插值器。圖3示出了相位插值電路205的整體結構。相位插值電路205的每一個單元CL11到CL39都具有圖4所示的電路結構。
            相位插值電路205從VCO電路204接收從VCO{0}至VCO{31}的32個相位的中間時鐘信號。中間時鐘信號是具有1/32相移的時鐘。VCO{0}被輸入到單元CL10、CL11和CL12的輸入端IN1和IN2。VCO{1}被輸入到單元CL12、CL13和CL14的輸入端IN1和IN2。
            從而32個相位VCO{0}至VCO{31}的中間時鐘信號被輸入到64個單元的輸入端IN1和IN2。第一級中的64個單元生成64個相位的時鐘信號。類似地,在第二級中輸入到128個單元的64個相位的時鐘信號通過相位插值被轉換成128個相位的時鐘信號。在第三級中輸入到256個單元的128個相位的時鐘信號通過相位插值被轉換成256個相位的時鐘信號。
            因此,32個相移的三次相位插值之后,最終輸出的多相位時鐘信號CLKIP{0}至CLKIP{255}包括具有1/256相移的時鐘。在該實施例中,三次相位插值的信號被輸入到反相器INV,使得在信號下降處插值的邊沿改變為信號上升。
            下面參照圖4來進一步詳細講述每一個單元的結構。在該實施例中,邏輯電路是由輸入IN1和IN2所輸入到的NAND電路NAND1、IN1所輸入到的反相器INV1,以及IN2所輸入到的反相器INV2組成。NAND1的輸出連接到P-溝道MOS晶體管MP1的柵極。INV1的輸出連接到N-溝道MOS晶體管MN1的柵極。INV2的輸出連接到N-溝道MOS晶體管MN2的柵極。
            P-溝道MOS晶體管MP1的源極連接到恒流源CCS1,并且漏極連接到節點A和N-溝道MOS晶體管MN1的漏極。恒流源CCS1連接到電源端并且具有電流值2I。N-溝道MOS晶體管MN1的源極連接到恒流源CCS2。N-溝道MOS晶體管MN2的漏極連接到節點A,并且源極連接到恒流源CCS3。恒流源CCS2和CCS3具有相同的電流值I,其是CCS1的電流值的一半。電容器C1連接在節點A和接地端之間。反相器INV3的輸入端連接到節點A,并且輸出端連接到反相器INV4的輸入端。反相器INV4的輸出端連接到單元的輸出端OUT。
            在具有這種電路結構的單元中,電流I在VCO電路204的振蕩頻率的范圍中是可變的,從而允許在使用頻率內以半個輸入相差來精確插值。插值是在輸入端IN1和IN2的下降沿執行的。
            下面參考圖5的時序圖來講述圖3所示的相位插值電路205的第一級中的插值操作。圖5中T1所示的脈沖從VCO{0}被輸入到單元CL11的輸入端IN1和IN2以及單元CL12的輸入端IN1。來自VCO{0}的脈沖在時刻t1上升并且在t3下降。進而,圖5中T2所示的脈沖從VCO{1}被輸入到單元CL12的輸入端IN2以及單元CL13的輸入端IN1和IN2。來自VCO{1}的脈沖在時刻t2上升并且在t4下降。
            在單元CL11的節點A中,為VCO{0}產生的邊沿具有電流2I,如圖5中的T3所示。在單元CL12的節點A中,當VCO{0}下降時,脈沖首先開始下降時電流為I,然后當VCO{1}下降時,電流變為2I,并且脈沖在雙傾角處下降,如圖5中的T4所示。在單元CL13的節點A中,為VCI{1}產生的邊沿具有電流2I,如圖5中的T5所示。在單元CL11的輸出端中,產生和輸出了其上升沿和下降沿與節點A中的邊沿相對應的脈沖,如圖5中的T7所示。類似地,在單元CL12的輸出端中,產生和輸出了其上升沿和下降沿與節點A中的邊沿相對應的脈沖,如圖5中的T8所示。進而,在單元CL13的輸出端中,產生和輸出了其上升沿和下降沿與節點A中的邊沿相對應的脈沖,如圖5中的T9所示。這樣,從單元CL12輸出的脈沖的下降沿的相位位于從單元CL11和CL13輸出的脈沖的相位之間。
            圖6示出了從多相位時鐘生成電路2輸出的多相位時鐘信號的波形。在由虛線所限定的一個周期內,輸出具有256個不同上升沿相位的信號。由于該實施例重復進行三次相位插值,因此輸出了32組信號,每一組具有下降沿相同的8個信號。
            現在,參考圖7來講述同步位置檢測電路的結構例子。同步位置檢測電路3具有兩個不同的同步判別電路,用于判別多相位時鐘信號和水平同步信號的同步。每一個同步判別電路判別每一個多相位時鐘信號是否與水平同步信號同步。一個同步判別電路接收經過復制延遲電路所延遲的水平同步信號。根據每一個同步判別電路的判別結果,可以通過算術處理來判斷要從多相位時鐘信號中選擇的時鐘信號。
            同步位置檢測電路3包括第一同步判別電路303和第二同步判別電路304。第一和第二同步判別電路303和304對輸入的多相位時鐘信號和水平同步信號的相位進行比較,并且選擇相位最接近水平時鐘信號的時鐘信號或與水平同步信號同步的時鐘信號。第二同步判別電路304接收經過復制延遲電路305延遲的水平同步信號BD2D。復制延遲電路305中的延遲補償了每一個內部電路中的延遲。
            第一和第二同步判別電路303和304輸出用于指定所選時鐘信號的后綴。在該實施例中,后綴由8位數據來表示。第一同步判別電路303輸出后綴DTE,并且第二同步判別電路304輸出后綴DDE。算術電路306根據第一和第二同步判別電路303和304的輸出信號來判斷要從多相位時鐘信號中選擇的時鐘信號,并且將用于指定時鐘信號的后綴DT輸出給多相位CLK選擇電路5。
            下面來講述同步位置檢測電路3的整個操作。來自外部的水平同步信號BD通過輸入緩存301和輸入控制邏輯302被輸入到第一同步判別電路303。經過輸入緩存301和輸入控制邏輯302延遲的水平同步信號用符號BD2表示。經過延遲的水平同步信號BD2被分開并且被輸入到復制延遲電路305。然后經過復制延遲電路305延遲的水平同步信號BD2D被輸入到第二同步判別電路304。
            第一同步判別電路303接收多相位時鐘信號CLKIP,并且從多相位時鐘信號CLKIP中選擇與水平同步信號BD2同步的時鐘信號。然后,它將所選的時鐘信號的后綴DTE輸出到算術電路306。
            圖8示出了第一同步判別電路303的結構例子。第一同步判別電路303包括由多個(在本實施例中為256個)觸發器構成的觸發器組311,以及用于根據來自觸發器組311的輸出信號FF來生成8位信號DTE的編碼器312。觸發器組311的每一個觸發器接收每一個多相位時鐘信號CLKIP和作為時鐘信號的參考信號BD2。觸發器組311的輸出信號FF在BD2的上升沿上改變。已經接收了相位與參考信號BD2相同或同步的多相位時鐘信號CLKIP的觸發器輸出“H”。輸出“H”的觸發器的下一個觸發器輸出“L”。這樣,“H”、“L”的位模式是由用于接收與參考信號BD2同步的時鐘信號的觸發器和下一個觸發器的輸出信號生成的。編碼器312檢測該位模式,判斷哪個時鐘信號具有與參考信號BD2同步的相位,并且將結果編碼成8位數據。在該實施例中,編碼器312通過檢測9位或更多位的位模式來判別同步時鐘信號。確切地說,它通過檢測9位的模式“H、H、H、H、H、H、H、H、L”來判別同步。可選情況下,它可以通過作為9位或更多間隔位和4位或更多連續位的位模式來判別同步。這是因為,由于相位插值電路22輸出具有相同下降沿的總共8個信號,因此使用8位或較少位的同步判定不能準確地判別同步,導致使電路操作異常。
            第二同步判別電路304也接收多相位時鐘信號CLKIP并且根據多相位時鐘信號CLKIP來判別與水平同步信號BD2D同步的時鐘信號。然后,第二同步判別電路304將所選的時鐘信號的后綴DDE輸出給算術電路306。
            算術電路306根據DTE和DDE來確定要從多相位時鐘信號CLKIP中選出的時鐘信號。然后它將所確定的時鐘信號的后綴DT輸出給多相位CLK選擇電路5。
            下面來講述多相位CLK選擇電路5。本發明的多相位CLK選擇電路5并不是如圖9所示的簡單選擇器,而是由對低4位和高4位進行分離和解碼的解碼器,以及從16中選一的高速選擇器組成,如圖10所示。進而,多相位CLK選擇電路5具有與上升信息和下降信息相對應的選擇電路和用于交替處理的選擇電路。因此它是由總共5個多相位時鐘選擇電路組成的。
            本發明的多相位時鐘選擇電路包括解碼器DE1,8位選擇數據的低4位被輸入給它;以及解碼器DE2,高4位被輸入給它。解碼器DE1將選擇數據的低4位解碼成16個輸出。解碼器DE2將選擇數據的高4位解碼成16個輸出。因此,解碼器DE1和DE2的輸出信號的個數總共為32個。
            256個相位的多相位時鐘信號被分成每16位,并且被輸入到16個選擇器SEL0到SEL15中的每一個。每一個選擇器SEL0到SEL15也從解碼器DE1接收16位輸出數據。每一個選擇器SEL0到SEL15將與輸入數據相對應的多相位時鐘信號輸出到選擇器SEL16。因此,選擇器SEL0到SEL15從256個多相位時鐘中選擇16個,并且將它們輸入到選擇器SEL16。
            選擇器SEL16接收來自選擇器SEL0到SEL15的總共16個選擇的時鐘。同時選擇器SEL16也從解碼器DE2接收16位輸出數據。然后,選擇器SEL16根據來自解碼器DE2的輸出數據來從輸入的16個所選時鐘中選擇一個。這樣,從256個多相位時鐘中選擇出一個時鐘。
            圖11示出了選擇器SEL0到SEL15的內部電路的結構。還生成和使用了反相選擇數據。所選的信號總是一個,并且未被選擇的單元具有高阻抗輸出,這允許對輸出進行打包,以實現高速操作。進而,整個多相位時鐘選擇器將被選擇數據分成每4位,并且使選擇器SEL0到SEL15和選擇器SEL16具有2級結構,以實現高速操作。
            圖12示出了選擇器單元的詳細電路結構。輸入端IN連接到P-溝道MOS晶體管MP10的柵極和N-溝道MOS晶體管MN10的柵極。P-溝道MOS晶體管MP10的源極連接到電源端。N-溝道MOS晶體管MN10的源極連接到接地端。P-溝道MOS晶體管MP10的漏極連接到P-溝道MOS晶體管MP11的源極。P-溝道MOS晶體管MP11的柵極接收經過反相器INV20反相的A的反相信號。N-溝道MOS晶體管MN10的漏極連接到其柵極接收信號A的N-溝道MOS晶體管MN11的源極。P-溝道MOS晶體管MP11的漏極和N-溝道MOS晶體管MN11的漏極連接到輸出端OUT。因此,信號A和經過反相器INV20反相的A的反相信號用作開關,以選擇將輸入到輸入端IN的信號輸出到輸出端OUT還是將輸出端OUT的輸出變成高阻抗。
            如圖13所示,為了執行交替操作,本實施例的脈寬調制電路包括與圖10所示的多相位CLK選擇電路51類似的總共5個多相位時鐘選擇電路。
            多相位CLK選擇電路51接收256個多相位時鐘信號和用于交替的8位脈沖數據。它根據用于交替的脈沖數據來從256個多相位時鐘信號中選擇和輸出用于交替的一個時鐘信號。
            多相位CLK選擇電路52接收256個多相位時鐘信號和用于Rise1的8位脈沖數據。它根據用于Rise1的脈沖數據來從256個多相位時鐘信號中選擇和輸出一個用于Rise1的時鐘信號。Rise1表示被分成用于交替處理的兩組信號時鐘中的一組的上升。Fall 1表示與Rise1相同的組別的下降。類似地,Rise2表示另一組的上升,并且Fall2表示與Rise2相同的組別的下降。
            多相位CLK選擇電路53接收256個多相位時鐘信號和用于Fall1的8位脈沖數據。它根據用于Fall1的脈沖數據來從256個多相位時鐘信號中選擇和輸出一個用于Fall1的時鐘信號。
            多相位CLK選擇電路54接收256個多相位時鐘信號和用于Rise2的8位脈沖數據。它根據用于Rise2的脈沖數據來從256個多相位時鐘信號中選擇和輸出一個用于Rise2的時鐘信號。
            多相位CLK選擇電路55接收256個多相位時鐘信號和用于Fall2的8位脈沖數據。它根據用于Fall2的脈沖數據來從256個多相位時鐘信號中選擇和輸出一個用于Fall2的時鐘信號。
            下面來詳細講述PWM信號生成電路6。PWM信號生成電路6根據由多相位時鐘選擇電路選擇的時鐘來生成PWM脈沖。基本上,它可以通過具有觸發器F/F和XOR電路的簡單邏輯電路來實施。
            PWM信號生成電路6具有的電路結構例如圖14中所示。圖15為PWM信號生成電路6中的時序圖。PWM信號生成電路6包括6個雙穩觸發器TFR1、TFF1、TIL1、TFR2、TFF2和TIL2,4個異或電路EXOR1、EXOR2、EXOR3和EXOR4,以及AND-OR復合門電路。AND-OR復合門電路根據圖16所示的真值表來操作。
            雙穩觸發器TFR1接收從多相位CLK選擇電路5輸出的用于Rise1的時鐘信號(圖15中的T1)。將雙穩觸發器TFR1的輸出信號R1輸入到異或電路EXOR1。雙穩觸發器TFR1接收從多相位CLK選擇電路5輸出的用于Fall1的時鐘信號(圖15中的T2),并且它的輸出信號F1被輸入到異或電路EXOR1。雙穩觸發器TIL1接收從多相位CLK選擇電路5輸出的用于交替的時鐘信號(圖15中的T7),并且它的輸出信號I1被輸入到異或電路EXOR2。異或電路EXOR2的另一輸入接收L電平信號。雙穩觸發器TFR2接收從多相位CLK選擇電路5輸出的用于Rise2的時鐘信號(圖15中的T4),并且它的輸出信號R2被輸入到異或電路EXOR3。雙穩觸發器TFR2接收從多相位CLK選擇電路5輸出的用于Fall2的時鐘信號(圖15中的T5),并且它的輸出信號F2被輸入到異或電路EXOR3。雙穩觸發器TIL2接收從多相位CLK選擇電路5輸出的用于交替的時鐘信號(圖15中的T7),并且它的輸出信號I2被輸入到異或電路EXOR4。異或電路EXOR4的另一輸入接收L電平信號。
            將異或電路EXOR1的輸出信號P1(圖15中的T3)、異或電路EXOR2的輸出信號S1(圖15中的T8)、異或電路EXOR3的輸出信號P2(圖15中的T6)和異或電路EXOR4的輸出信號S2(圖15中的T9)輸入到AND-OR復合門電路。AND-OR復合門電路生成和輸出PWM脈沖信號(圖15中的T10)。
            下面參考圖17的流程圖來講述本實施例的脈寬調制電路的整個操作。
            當輸入參考時鐘(圖17中的T1)時,多相位時鐘生成電路2根據所輸入的參考時鐘來生成256相位多相位時鐘信號。確切地說,在多相位時鐘生成電路2中,VCO電路21生成32相位時鐘信號(圖17中的T2)并且將它們輸入到相位插值電路22。相位插值電路22根據32相位時鐘信號執行插值操作,并且生成256相位多相位時鐘信號(圖17中的T3)。然后將在多相位時鐘生成電路2中生成的多相位時鐘信號輸入到同步位置檢測電路3和多相位CLK選擇電路5。
            數字脈沖數據信號處理電路4接收作為輸入數據的數字脈沖數據(圖17中的T4)和從同步位置檢測電路3輸出的同步位置檢測信號。為了使水平同步信號和PWM脈沖同步,數字脈沖數據信號處理電路4根據同步位置檢測結果將所輸入的數字脈沖數據轉換成PWM脈沖上升信息和下降信息。然后將包含有上升信息和下降信息的信號輸入到多相位CLK選擇電路5。在該實施例中,輸出如圖17中的T5所示的兩組信號,以執行交替。
            多相位CLK選擇電路5接收從多相位時鐘生成電路2輸出的多相位時鐘信號、從同步位置檢測電路3輸出的同步位置檢測信號,以及從數字脈沖數據信號處理電路4輸出的包含有上升信息和下降信息的信號。多相位CLK選擇電路5根據上升信息和下降信息從包含在多相位時鐘信號中的信號中選擇任意時鐘信號。所選的時鐘信號包括用于交替(IL)切換的時鐘信號、用于表示第一組的上升的Rise1的時鐘信號、用于表示第一組的下降的Fall1的時鐘信號、用于表示第二組的上升的Rise2的時鐘信號,以及用于表示第二組的下降的Fall2的時鐘信號,如圖17中的T6所示。將所選的時鐘信號輸入到PWM信號生成電路6。
            PWM信號生成電路6接收從多相位CLK選擇電路5選擇的時鐘信號。PWM信號生成電路6根據所選的時鐘信號來生成脈寬調制信號或PWM脈沖(圖17中的T7)。
            該脈寬調制電路能夠以高速度和高精度來生成具有與任意數據相對應的脈寬的信號。
            顯然,本發明并不限于上述實施例,在不偏離本發明的范圍和精神的情況下,可以對其進行修改和改變。
            權利要求
            1.一種脈寬調制電路,包括多相位時鐘生成裝置,用于根據參考時鐘來生成多相位時鐘信號;以及脈寬調制信號生成裝置,用于根據輸入數據和由多相位時鐘生成裝置生成的多相位時鐘信號來生成脈寬調制信號,其中多相位時鐘生成裝置包括鎖相環電路,并且通過對由鎖相環電路生成的中間時鐘信號進行相位插值來生成多相位時鐘信號。
            2.如權利要求1所述的脈寬調制電路,其中多相位時鐘生成裝置包括鎖相環電路所包括的壓控振蕩器的下一級中的相位插值電路,并且該相位插值電路的輸出信號作為多相位時鐘信號被輸出。
            3.如權利要求2所述的脈寬調制電路,其中鎖相環電路對包含在從相位插值電路輸出的多相位時鐘信號中的任意時鐘信號進行反饋。
            4.如權利要求1所述的脈寬調制電路,其中脈寬調制信號生成裝置包括時鐘選擇電路,用于根據輸入數據從由多相位時鐘生成裝置生成的多相位時鐘信號中選擇任意時鐘信號;以及脈寬調制信號生成電路,用于根據由時鐘選擇電路選擇的時鐘信號來生成脈寬調制信號,并且時鐘選擇電路包括第一解碼器,用于對部分輸入數據進行解碼;第二解碼器,用于對另一部分輸入數據進行解碼;第一選擇器,用于根據由第一解碼器解碼的數據從多相位時鐘信號中選擇多個時鐘信號;以及第二選擇器,用于根據由第二解碼器解碼的數據從由第一選擇器選擇的多個時鐘信號中選擇任意時鐘信號。
            5.如權利要求4所述的脈寬調制電路,其中脈寬調制信號生成裝置執行交替控制。
            6.如權利要求1所述的脈寬調制電路,進一步包括同步位置檢測裝置,用于接收由多相位時鐘生成裝置生成的多相位時鐘信號和水平同步信號,并且從包含在多相位時鐘信號中的多個時鐘中檢測與水平同步信號同步的時鐘;以及信號處理裝置,用于根據由同步位置檢測裝置檢測的同步位置來將輸入數據轉換成脈寬調制信號的上升信息和下降信息,并且將它作為輸入數據輸出到多相位時鐘選擇電路。
            7.如權利要求1所述的脈寬調制電路,其中脈寬調制信號是用于調制激光輸出的信號。
            全文摘要
            在脈寬調制電路中,多相位時鐘生成裝置根據參考時鐘來生成多相位時鐘信號。然后,根據輸入數據和由多相位時鐘生成裝置生成的多相位時鐘信號來生成脈寬調制信號。多相位時鐘生成裝置具有鎖相環電路,并且通過對由鎖相環電路生成的中間時鐘信號進行相位插值來生成多相位時鐘信號。
            文檔編號H03K5/00GK1716774SQ20051008249
            公開日2006年1月4日 申請日期2005年7月4日 優先權日2004年7月2日
            發明者藤野聰, 磯部禎久 申請人:恩益禧電子股份有限公司
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