專利名稱：：無局部組態存儲器但具平行組態總線的可組態邏輯組件的制作方法
技術領域：
：本發明與用以根據該個別的權利要求，快速地重新編程一可編程邏輯組件(PLD)的簡化裝置與方法有關。
背景技術：
：可編程邏輯組件(PLD，可編程邏輯裝置)為一般的構造，其經常為了邏輯操作，而具有一非常規則的結構。他們包括一多數的切換，其可切換一多數的信號路徑。因此，他們僅通過組態接收他們特定的函數。一可編程邏輯組件(PLD)(圖1A與1B)基本上由可組態邏輯單元，以及一允許該邏輯單元為了需要而邏輯連接之可組態連接網絡所組成。該可編程邏輯裝置(PLD)的組態于此，與該邏輯單元與該連接網絡兩者，于該位階段或在一稍微復雜單元階段的復雜組態的可能性有關。于該可編程邏輯裝置(PLD)的更一般被使用的方法于該可組態性上有更大的耗費。可編程邏輯組件也包括，尤其是該重要的廣布的場效應可編程柵矩陣(FieldProgrammableGateArrays，FPGAs)群體。該后者表示一最大程度的彈性與因此具有在為了該邏輯單元與該相關連接網絡之在組態上的高度耗費。該組態基本上不是不可逆的(一次編程)就是可覆寫的(重新設定性)。一可編程邏輯裝置(PLD)在系統的制造期間或是操作期間而被考慮，例如-在該開機階段(bootphase)期間，-當該系統正在操作，在改變應用的期間，-當子函數是連續的，而具有周期性，或-以動態的自我修正(自我重新設定)。在過去，當使用可編程邏輯組件的方案，特別是場效應可程序柵矩陣(FPGAs)，已經通過該印刷電路板，而加載該組態數據至該邏輯組件30之中。在此背景中，除了該邏輯組件30以外，至少一另外的組件20，也是為了永久的使得該組態數據的可獲得而需要。此通常為一非易失性存儲器，其可被具體化唯一可覆寫媒介(EEPROM，電可擦可編程只讀存儲器)。該數據從該存儲器組件20，通過該組態數據總線42，而被提供至該邏輯組件30，其通過該印刷電路板而處理。當具有1兆位(Mbit)的程度數據量的組態字，需要用來設定一可編程邏輯組件的時候，該組態數據總線42的寬度典型地為32位。該組態數據總線42的寬度因此明顯的低于該組態字的長度，由此理由該組態數據也由一序列方式所傳輸。為了此理由，一組態改變通常需要一大量的機械周期(由以上的估計220-5＝32768周期)，其典型地與該組態數據總線42的時脈比率有關的一些毫秒之邏輯組件30中，形成一操作中斷。一組態改變因此無法符合實時應用。由于該組態數據的連續傳輸，該數據也必須被存儲在該局部存儲器單元34之中，舉例而言靜態隨機存儲器(SRAM)單元。他們占去該之邏輯組件30表面區域的一大部分，因為典型的1兆位(Mbit)組態數據，必須為了例如10000個邏輯單元而被緩存。該存儲器單元34于該邏輯組件30表面面積上，與該邏輯單元33的矩陣內連。該存儲器單元34因此為靜態隨機存儲器(SRAM)單元的局部叢集，為此，無最佳化的靜態隨機存儲器(SRAM)單元可與表示一額外增加的面積之該大范圍靜態隨機存儲器(SRAM)陣列相比而使用。該描述的方案的最重要的缺點，為經濟理由(所需要的面積)，以及系統結構微型化的限制。此外，有一些方案其中一組態存儲器組件與一邏輯組件，以捆綁金屬線的方式于一共有外罩中連接。此方案的優點是該已經增加的微型化程度。此方案的技術缺失，是用以數據交換的帶寬限制，以及局部需要用以緩存的連續性。該重新設定于操作中，繼續地為一連續處理并由于相關的中斷而很少實行。達成一方案的第三方法，是從非易失性單元于該邏輯組件30上，形成該局部存儲器單元34。其典型地為埋入的電可擦可編程只讀存儲器(EEPROM)單元(埋入的快速閃存)。于此方法中，該外部組態存儲器與該內部的靜態隨機存儲器(SRAM)單元是被節省的。因為一電可擦可編程只讀存儲器(EEPROM)單元僅需要大概一靜態隨機存儲器(SRAM)單元的三分之一面積，此在該邏輯組件30上提供面積的節省。此優點是在該耗費的層面上獲得的，當局部電可擦可編程只讀存儲器(EEPROM)單元被使用時，為了編程該電可擦可編程只讀存儲器(EEPROM)單元的該編程電壓，必須在芯片上被產生，為此目的，需要電壓轉換器。然而，該方案的一重要與非常昂貴的缺點，是需要在一芯片上結合兩個不同的半導體技術，并讓一最佳化該電可擦可編程只讀存儲器(EEPROM)單元與可組態單元兩者的半導體技術是可獲得的。
發明內容本發明的目的，因此為明確指出用以建構的改進裝置，以及用以彈性地操作一有效成本的可編程邏輯組件的簡化方法。此目的可以各權利要求的特征的方式達成。有利的發展與差異于從屬權利要求中指明。根據本發明的一第一裝置，與一不具有組態存儲器的可組態邏輯組件有關。該邏輯組件的組態以施加至電連接的方式定義。根據本發明，這些是連續的或直流(d.c.)電壓。該完整施加的組態電壓，形成定義該邏輯組件組態的組態電壓集合。該可獲得的彼此之間絕緣的電連接數目，決定該組態總線的寬度。該組態總線寬度大于或等于該必須被施加用以設定需求組態的組態電壓的數目。此允許組態數據以組態電壓集合的方式，被平行的提供至該可組態邏輯組件中。為避免一序列的數據傳輸，其可能是省去配置在該可組態邏輯組件之中，該局部組態存儲器中的緩沖組態數據。組態電壓的集合，定義了組態數據為一被壓縮或被擴展的形式。在該數據的擴展形式中，一組態電壓為該可組態邏輯組件，恰好與一組態位有關。該組態電壓因此不以任何其它的處理，被直接地使用以設定該可組態邏輯組件的可組態單元。與此相比之下，帶有一壓縮形式的數據中，一組態電壓定義一多陣列態位。舉例而言，N編碼中僅有一個(僅有一次)可以一數據的壓縮形式方式而被傳送。該壓縮數據于該可組態邏輯組件中，使用多階段電壓而被擴展。在這樣的情況中，一組態電壓組成一多位符號，其為該可組態邏輯組件描述一多陣列態位。該擴展邏輯本身可以依次為可組態的，以為了能擴展不同形式的壓縮數據形式。以組態電壓的形式，該組態數據的平行供應被使用于該可組態邏輯組件的一新的、簡化的構造，其中于局部存儲器單元(圖2中的34)中的該組態數據電壓是完全的被消除的。該組態電壓于該要求組態的有效期間中，被連續地施加。根據本發明的另一裝置，與一可編程邏輯組件有關，其具有一如同上述的可組態邏輯組件，一具有組態存儲器的存儲器單元，以及該可組態邏輯組件與該存儲器組件之間的電連接。該可組態邏輯組件于此，以使用產生在該存儲器組件之中的組態電壓，并通過該電連接供應至該可組態邏輯組件，而被設定。該組態電壓根據一存儲于該組態存儲器之中的組態字而產生，并形成一組態電壓集合。該組態電壓集合細在該組態字的有效選擇期間，而被連續地施加。在本發明的一有利差異之中，一可以使用多任務器而被存取的多陣列態字，被存儲于該組態存儲器中。該組態字的選擇在此可以由可組態邏輯組件本身，或一些其它的電路組件所控制。根據一新組態字的選擇，組態電壓的一個新集合被產生，并且該可組態邏輯組件被重新設定。該可編程邏輯組件以此重新編程。一快速組態改變通過在該組態存儲器與可組態邏輯組件之間的組態數據平行交換，而可能的。在一理想情況中，該可組態邏輯組件或該可編程邏輯組件于一機械周期中，被重新設定或在重新編程。因此，為不同工作之該可編程邏輯組件的多數使用，例如實時應用，是可能的。在一另外較佳實施例中，由該可組態邏輯組件所處理的數據，在該組態改變的期間與組態改變之后，被維持在該邏輯單元或一些其它的存儲器組件之中，進一步使用該新組態而處理。在本發明的另一有利差異之中，該可組態邏輯組件的組態改變，僅與該組態單元的部分有關。為了此目的，該可組態邏輯組件被分為一多數段落。于每個情況中，于該組態存儲器中之可選擇組態字的數目，為了該可組態邏輯組件的每個段落而可獲得。該可組態邏輯組件的不同段落，于彼此之間各自設定。則當設定該可組態邏輯組件時，其彈性便增加。根據本發明的另一裝置，與一帶有上述的可組態邏輯組件與電饋線之集成電路有關。該可組態邏輯組件以外部供應電壓的方式接收其組態，并省去一局部組態存儲器。因此，位于該集成電路上之可組態邏輯組件的結構，可被最佳化。通過消除局部存儲器單元中的緩沖區，位于該集成電路上之可組態邏輯組件的一較高密度被達成。在邏輯組件中，之前為非常不適宜之可使用邏輯上頭的該組態比例，被顯然地改善。一方面，這在該裝置的為行化程度增加時是明顯的。此允許被使用的有效成本外罩與該被實作的裝置一樣，舉例而言，在芯片卡中。此外，該集成電路的制造被簡化，因為該半導體技術僅需要最佳化地制造該可組態單元。另外，在該連接網絡中的連接長度也可被縮短，其對在該邏輯組件的能量平衡上有一正向影響。該可組態邏輯組件可在此被延伸遍及一多數的集成電路。此外，其有利的是，不但配置該可組態邏輯組件，也配置該另外的單元于該集成電路上。根據本發明的另一裝置，與一包括帶有上述可組態邏輯組件之第一集成電路，以及一帶有組態存儲器的存儲器組件的第二集成電路的可編程邏輯組件。該兩集成電路是面對面的裝置，換言之，該集成電路以其活動側相連。在此組態中，該晶體管與該上方集成電路的金屬層，被映像至該金屬層與該下方集成電路的晶體管上。一中介，結構化的焊接層，于該兩集成電路之間形成一多數電連接，并且彼此絕緣。該焊接層是非常機械穩定的。此結構技術，提供了以下優點-大數目的連結，其彼此之間是電絕緣的；-非常短并且受保護的連結；-不同半導體技術的整合；-邏輯組件之簡化構成；以及-該結構的最大程度微型化。該大數目的電連結允許寬帶或并行存取于該第一級成電路中的邏輯組件，以為了從該第二集成電路的組態存儲器，傳輸組態數據。該電連結于該結構化的焊接層中，受到嚴密保護，并且以此增加保護以免受，例如，破裂接口所造成的操作可信賴性，并且數據受到保護以免受可能的監測攻擊。由于該焊接層的機械穩定性，此情況有高度的可能性，該集成電路將受到機械性的傷害，且該數據損毀。由于該面對面結構技術，使用不同科技所制造的半導體芯片可被連接，且當生產一集成電路時，該埋入技術或整合一多數的半導體技術的較昂貴取代方式，因此而被避免。以有關的該特定半導體技術，該兩半導體芯片的制造過程可以因此被最佳化，其以一高度微型化以及制造的有效成本方式生產。在本發明中，其可能省去在該邏輯組件或該第一集成電路中的局部存儲器單元。該非常高度的微型化允許被使用的有效成本外罩，也在芯片卡中容許實作。為了最佳使用，有利的是，如果在一側之存儲單元該連結網格，與在另一側之該可組態單元之組態切換，盡可能的重疊。使用一同時高度裝配的可編程只讀存儲器(舉例而言，電可擦可編程只讀存儲器)的構成，提供一有效成本的平臺。其在額外的安全性觀點上，有一另外的優點，因為該可編程邏輯組件具有一規則設計。其因此不可能從該結構推測其功能。此也應用至在一電可擦可編程只讀存儲器的形式中，一有限程度的存儲器組件，其僅編程決定該功能。在該面對面焊接的情況之中，其可能假設如果該存儲器組件與該邏輯組件是不相連的，則將有一高度可能性的傷害產生，其使得難以重建該存儲器成分。該面對面裝置增加刺探該電路所需要的耗費，以致于至少需要一相關部分的裝備。因為所有的系統組件可以被整合于一芯片外罩中，該面對面裝置支持埋入的可組態能力。在一較佳實施例中，集成電路兩者都適合地位于彼此對面。因此，該兩集成電路之間的電連接長度被最小化，其對該能量平衡具有有利的影響。此外，此最大化該操作可信賴性與數據安全。如果兩集成電路具有不同面積，該較小的集成電路位于該較大的集成電路中央，該電連接在兩集成電路中放射性的延伸。如果一明顯叫小于該邏輯組件的存儲器組件被選擇，其也是可想象的于一存儲器組件中，存儲一多陣列態字。在根據本發明的方法中，為了重新編程一可編程邏輯組件，一多陣列態字被存儲于該組態存儲器中。一組態字的選擇決定了該可組態邏輯組件組態結果及/或該可編程邏輯組件的編程。一組態字的選擇維持于該有關組態的有效期間中。借助以選擇一新的組態字，可組態邏輯組件被重新設定，且該可編程邏輯組件被重新編程或重新編程。存取存儲于該組態存儲器中之一組態字，可以接著以多任務器結構而被實行。在本方法的一有利差異中，該可組態邏輯組件的重新設定，或該可編程邏輯組件的重新編程在一機械周期中執行。該組態數據以連續施加的組態電壓形式平行地傳輸。一新組態字的選擇與該組態電壓的相關集合產生，因此決定為了該可編程邏輯組件的重新編程的時脈而決定因子。這些步驟以一給定的該存儲器組件的適當結構的機械周期中執行。該可編程邏輯組件的重新編程因此于一機械周期中執行。該邏輯組件的操作中斷結果包括一機械周期。在一另外的有利差異中，該重新設定不與該完全的邏輯組件有關，而是僅與該邏輯組件被分割成的段落數目有關。為了每個段落，其可能是從多數相關組態字中選擇。這些方法同樣也被參照做為分頁。把該邏輯組件被分割成的段落，允許在該可組態邏輯組件的個別段落中的平行數據處理，與該不同段落的快速、獨立重新設定一樣。特別地，當其它斷或持續該資校處理或仍然忙于一進行的工作時，該可組態邏輯組件的個別段落可被重新設定。在此之后，一非常快速的工作轉換可被執行。該高速重新設定支持動態工作產生。平行進行的工作可能性，與他們的快速設定一樣，產生一可能的可編程計算機形式。根據本發明的一方法，用以處理在一可編程邏輯組件的數據，具有一多數處理步驟。該可編程邏輯組件在一第一工作步驟與一第二工作步驟之間被重新編程。該數據在于該邏輯組件的操作中，在該結果中斷的期間被緩存。該數據有利地緩存于該邏輯組件的可組態單元，或是一特別的數據存儲器中。該可編程邏輯組件的重新編程，可以與該完整可組態邏輯組件的重新設定，或僅與該可組態邏輯組件的一些段落有關。根據本發明的裝置與方法，支持一可組態或可編程邏輯組件的多重使用。該可編程邏輯組件可為了一連續或平行產生的多數工作而被使用。典型地應用是用以封包處理的算法，其中一相對大量的數據于一第一處理步驟中被處理，且該下一步驟是根據該之前所計算的數據集合。根據本發明的裝置與方法，支持該快速組態改變，以及在同時間促進該可編程邏輯組件于實時需要中的多重使用。在一為了該重新編程的非常短操作中斷之后，該數據可被另外處理。在同時間，該數據可在該組態改變的期間，被緩存于該可組態邏輯單元的正反器(flip-flops)或是一數據隨機存取存儲器(RAM)之中。不同的示范實施例，現在將于之后，參照該附圖進行描述，其中圖1A與1B說明一邏輯組件的單元形式；圖2說明一具有局部組態存儲器與外部固定存儲器之邏輯組件的圖示結構；圖3說明本發明的一邏輯組件與一存儲器組件的面對面裝置；圖4說明根據本發明，無局部組態存儲器的邏輯組件的圖示結構；圖5說明具有后續擴展的一壓縮數據形式的組態電壓集合；以及圖6說明一段落構造的圖示。具體實施例方式一般而言有四種單元形式產生在一邏輯組件之中，舉例而言，一可編程邏輯組件或一現場可編程門陣列(FPGA)，于圖1A與圖1B中描繪。可組態邏輯單元11在該位階段，為了信號處理而使用。可組態分接(tap)單元12接通如該可組態邏輯單元11，從一數據總線15a所具有的輸入一樣多的信號。可組態供給單元13供給該可組態邏輯單元11的輸出至一另外的數據總線15b。可組態聯合單元14，則是了在一邏輯組件30的連接網絡中，信號路徑(接線)之該選擇性與雙向性切換的矩陣。一典型的可組態邏輯單元11實作，是使用查詢表格(look-uptables，lut)。在之后，一帶有四個輸入信號與一個輸出信號的查詢表格(lut4)，被假定做為一范例。該表格為了非受限設定能力而需要16個組態信號。該下游端連接的正反器與該多供氣需要總數大約為5的組態位。該時脈選擇，例如是了四個不同的時脈周期，需要2位。大體說來，一可組態邏輯單元11因此需要大約為25至30個位以進行設定。一可組態分接單元12為了其M個輸出的每一個，選擇總數為N的輸入。如果此選擇是為一的，其被稱為具有壓縮碼，便需要M×ld(N)個位。該僅嘗試一次(one-shot-only)(N個中的1個)譯碼，于該單元中實行，因此胎組態存儲器的連接數目是最小化的。此結果是了M＝4與N＝16，有16個組態位。一可組態供給單元13可分配其K個輸入的每一個給L個輸出。該最大可使用輸出的數目，由該驅動能力(扇出，fan-out，FO)所決定，例如L個連接的扇出(FO)可以被同時設定。為了K＝1，FO＝2以及L＝16，可能是一最大為16的組態位。一可組態聯合單元14可在每個情況中為了其O個輸出的每一個，為了其四邊的每一個，選擇3×P的輸出。為了產生該選擇，一最大為1/2×4×O×3×P的組態位是需要的。假設此選擇是唯一的，1/2×4×O×3×ld(P)個組態位則需要帶有壓縮碼。如果O＝16且P＝1，則便得到96個組態位。給定了該構造的以上估計，每個邏輯單元在計算上，則需要總數約為160的組態位。為了接近一小數目組態單元的目標，其也無論如何在使用上，有節省的可能性。在圖2中，根據先前技術之一可編程邏輯組件的圖示結構被描繪。該存儲器組件20被設定為一只讀存儲器，且多數的組態字25a-25c被存儲。重新設定該邏輯組件30的請求，通過該控制線41被傳輸至該存儲器組件20中。該存儲器組件通過一序列組態數據總線42傳輸該組態數據至該該邏輯組件30。該組態數據是該邏輯組件30的局部存儲器單元34中緩存的。該局部存儲器單元34內連至該可組態單元33的矩陣，并提供至該個別組態數據至該后者。本發明之一邏輯組件30與一存儲器組件20的面對面裝置，在圖3中所描繪。在該圖示的下方部分，顯示具備該可組態單元33之該邏輯組件30的半導體層31，且在該上方部分，顯示具備該存儲器單元23之該存儲器組件20的半導體層21。該兩半導體組件的金屬化層22與32位于彼此的對面，且以一焊接層40的方法連接。該焊接層40為該兩半導體組件20與30之間，帶來一個對于機械上非常穩定的連接。該焊接層40被結構化，在該兩半導體組件20與30之間產生一多數傳導連結，且彼此之間絕緣。此允許數據可為了該組態而平行地交換，其交換是了一個新的、簡化的構造所使用，其中該于局部存儲器單元(圖2中的34)之中的組態數據存儲，完全地被消除。由于以一存儲器組件20與一邏輯組件30面對面地裝置，該組態存儲器與該可組態矩陣陣列彼此之間非常接近。此就如同該系統構造的簡化一樣，也允許一平行、高速并保護數據流。為一0.18微米技術，其表示，舉例而言假設為了10000個可組態邏輯單元而給予一個10mm2的陣列尺寸以及一1兆位(Mbit)的組態字，會得到100000mm-2或316m-1(接觸網格約為3微米)的接觸密度。圖4顯示根據本發明之該可編程邏輯組件示范實施例的圖示結構。該存儲器組件20是一非易失性只讀存儲器(ROM)，其不是在制程期間被編程(可編程只讀存儲器，PROM)，就是為可覆寫的(可擦除可編程只讀存儲器，EPROM或電可擦可編程只讀存儲器，EEPROM)。一多陣列態字25a至25c存儲于該存儲器組件20中，以為了使該組態數據連續的獲得。通過該控制線41，該邏輯組件30的重新設定請求是被傳輸的，且一組態字被選擇。在該表示的示范實施例中，該組態字的選擇，由該邏輯組件本身所控制。然而，其也為了方便性，以一不同切換單元控制該可組態邏輯組件的設定。該控制線41具有，舉例而言，5位的寬度。于該控制線41上的控制信號決定該讀取存取的時間反應，以及如果一多數的組態被平行地保存時，決定該選擇的進入地址。符元地址轉換為物理位置，于該存儲器組件20的接口24之中實行。根據該選持的組態字，一組態電壓的集合，于該存儲器組件之中產生，并通過該組態數據線42傳輸至該邏輯組件30。該選擇的組態數據可使用直流電壓(d.c.)形式的組態電壓集合，憑借該存儲器組件20與該邏輯組件30之間的數據線42之高帶寬，而被平行的傳輸。該組態電壓被傳送至該未包含其它緩沖之可組態單元33，因此使用局部存儲單元(圖2中的34)變成是不需要的。在該邏輯組件30上，其典型具有5000個帶有相關連接網絡的邏輯單元，根據上述的估計，其每個情況一起大概需要200個位。為了此理由，大概1兆位(Mbit)組態字在一非常長的字中傳輸。如果該正確的進入地址被計算，且該地址在該存儲器組件20的接口24中增加，該數據總線42的帶寬因此為了傳遞該組態數據，而完全可獲得。圖5描述使用一擴展邏輯36之該具有壓縮傳輸的組態數據之擴展。該擴展不需要該組態數據的緩沖而被實行。擴展在該組態數據25被存儲于該存儲器組件20中的時候是需要的，以例如在一壓縮形式中嘗試N個編碼中之一次(one-shot-only)的方法。在嘗試N個編碼中之一次的情況中，特定地1位從N＝2n個位中被選擇。該被選擇的位可使用n個傳輸的位被精確的描述。該壓縮編碼的另一個可能性，是從該存儲器組件20傳輸多位符元至該邏輯組件30，其使用，舉例而言，多階段電壓。該符元地址50至該物理地址51的轉換，于該存儲器組件20的接口24之中實行。該組態改變由一控制單元35控制，其在圖5中的示范實施例中，被配置于該邏輯組件30之中。圖6描繪該邏輯組件30的段落，或被參照為頁碼的東西。該邏輯組件30于此被分為多陣列件面或段落37a-37c。當其它的段落忙于處理另一個工作，或一持續的工作時，該個別的段落37a-37c可彼此之間各自地被沒定及重新設定。一非常快的工作轉換可接著被實行。該高速的在設定支持動態工作產生。平行執行工作的可能性，以及其快速在設定使得一新形式的可編程計算機變為可能。附圖標記11可組態邏輯單元12可組態分接(tap)單元13可組態供給單元14可組態聯合單元15a、15b數據總線20存儲器組件21半導體層22金屬化層23存儲器單元24接口25a-25c組態字30邏輯組件31半導體層32金屬化層33可組態單元34局部存儲器單元35控制單元36擴展邏輯37a-37c多陣列件面或段落40焊接層41控制線42序列組態數據總線50符元地址51物理地址權利要求1.一種不具有組態存儲器的可組態邏輯組件，該組件的組態借助施加的組態電壓來定義。2.如權利要求1所述的可組態邏輯組件，其特征為，該組態電壓表示組態位。3.一種可編程邏輯組件，包括-如權利要求1或2所述的可組態邏輯組件，-具有組態存儲器的存儲器組件，以及-介于該可組態邏輯組件與該存儲器組件間的一電連接；該存儲器組件產生組態電壓。4.如權利要求3所述的可編程邏輯組件，其特征為，該組態存儲器使該組態電壓可根據一些選擇組態字符而產生。5.如權利要求3或4所述的可編程邏輯組件，其特征為，該可組態邏輯組件由多個段落組成，以及各段落可利用一些字符，且該段落以彼此獨立的形式來建構。6.一種集成電路，其包括如權利要求1或2所述的可組態邏輯組件，其-并不為了該可組態邏輯組件而具有一組態存儲器，-具電連接，而用于設定該可組態邏輯組件的組態電壓施加至該電連接。7.如權利要求3至5所述的可編程邏輯組件，包括-如權利要求6的一第一集成電路，以及-一第二集成電路，其包括具有組態存儲器的存儲器組件，該集成電路的活動側彼此相對，且該電連接由一中間的、結構化焊接層所形成。8.如權利要求7所述的可編程邏輯組件，其特征為，該第一集成電路與該第二集成電路具有重疊的活動面。9.如權利要求3至8任一所述的可編程邏輯組件，其特征為，該組態存儲器為一非揮發存儲器，特別為一種可編程非揮發存儲器。10.一種用以裝配一可組態邏輯組件的方法，其中-一組態電壓的集合通過電連接而供至該可組態邏輯組件，以及-該組態電壓于該組態的有效期間中連續地施加。11.一種用以編程一可編程邏輯組件的方法，其中-至少一組態字符于一組態存儲器中成為有效的，-一組態電壓的集合由其產生，以及-因此，一可組態邏輯組件可依權利要求10的方法而裝配。12.一種用以重新編程一可編程邏輯組件的方法，其中-一組態存儲器使得多個組態字符為有效的，-該可編程邏輯組件依權利要求11的方法而編程，-借助選擇一第二組態字符而重新組態該可組態邏輯組件。13.如權利要求12所述的用以重新編程一可編程邏輯組件的方法，其特征為，該可組態邏輯組件的重設定，或該可編程邏輯組件的重新編程，在一機械周期中發生。14.如權利要求12或13所述的用以重新編程一可編程邏輯組件的方法，其特征為，該可組態邏輯組件的重設定僅與該可組態邏輯組件的一些段落有關。15.一種用以在一可編程邏輯組件處理數據的方法，其-具有一多個工作步驟，-該可編程邏輯組件于根據權利要求12至14所述的一方法的一第一與一第二工作步驟之間重新編程，以及-該數據于該在編程期間，被保持在該可編程邏輯組件中。全文摘要本發明涉及無局部組態存儲器但具平行組態總線的可組態邏輯組件。一種不含有一組態存儲器的可組態邏輯組件(30)。該可組態邏輯組件的組態由施加電壓而定義。該組態電壓最好是在一外部組態存儲器(2)中產生。在一較佳實施例中，一存儲器芯片(20)(舉例而言，電可擦可編程只讀存儲器(EEPROM))與本發明的不具有一組態存儲器(30)的邏輯組件面對面地裝置。一中間的結構化焊接層(40)使多個電連接有效。文檔編號H03K19/173GK1641650SQ20051000415公開日2005年7月20日申請日期2005年1月12日優先權日2004年1月12日發明者M·舍普勒,W·格魯伯申請人:因芬尼昂技術股份公司